KR100705972B1 - 출력회로장치 - Google Patents

출력회로장치 Download PDF

Info

Publication number
KR100705972B1
KR100705972B1 KR1020050103000A KR20050103000A KR100705972B1 KR 100705972 B1 KR100705972 B1 KR 100705972B1 KR 1020050103000 A KR1020050103000 A KR 1020050103000A KR 20050103000 A KR20050103000 A KR 20050103000A KR 100705972 B1 KR100705972 B1 KR 100705972B1
Authority
KR
South Korea
Prior art keywords
reference waveform
output circuit
pmos transistor
nmos transistor
slew rate
Prior art date
Application number
KR1020050103000A
Other languages
English (en)
Inventor
조성욱
Original Assignee
(주)아트칩스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)아트칩스 filed Critical (주)아트칩스
Priority to KR1020050103000A priority Critical patent/KR100705972B1/ko
Application granted granted Critical
Publication of KR100705972B1 publication Critical patent/KR100705972B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 동일한 슬루율(slew rate)을 갖는 출력회로 장치에 관한 것이다.
본 발명에 의한 출력회로장치는 출력드라이버의 출력단에 연결된 부하커패시터 값이 변경되면, 슬루율(slew rate)이 변동되는 출력회로에 있어서, 상기 부하커패시터 값이 변동되더라도 슬루율(slew rate)이 동일하도록 상기 출력회로에 상승기준파형과 하강기준파형을 인가하는 기준파형생성기를 포함함을 특징으로 한다.
본 발명에 의하면, 원하는 슬루율(slew rate)을 갖는 파형을 생성하여 출력 드라이버를 구동함으로써 용량성 부하(capacitive load)가 일정범위 내에서 변경되더라도 항상 동일한 슬루율(slew rate)을 갖는 출력회로를 구현할 수 있다.

Description

출력회로장치{Output circuit apparatus}
도 1은 종래의 출력회로 장치를 도시한 것이다.
도 2는 종래의 출력회로 장치의 출력파형을 도시한 것이다.
도 3은 본 발명에 의한 출력회로 장치를 도시한 것이다.
도 4는 본 발명에 의한 출력회로 장치의 기준파형생성기의 실시예를 도시한 것이다.
도 5는 본 발명에 의한 출력회로 장치의 출력파형을 도시한 것이다.
본 발명은 출력회로 장치에 관한 것으로, 특히 동일한 슬루율(slew rate)를 갖는 출력회로 장치에 관한 것이다.
도 1은 종래의 출력회로 장치를 도시한 것이다.
피모스(PMOS) 트랜지스터(11)와 엔모스(NMOS) 트랜지스터(21)가 직렬로 구성되고, 상기 피모스 트랜지스터(11)와 엔모스 트랜지스터(21) 사이의 노드에 부하커패시터(30)가 연결된다.
그리고 피모스 트랜지스터(11)의 게이트로 데이터 신호의 반전 신호를 만들 어 전달하는 제1 인버터(41)가 연결되고, 엔모스 트랜지스터(21)의 게이트에는 제2 인버터(42)가 연결되어 상기 데이터 신호의 반전 신호를 만들어 상기 엔모스 트랜지스터(21)의 게이트로 전달한다.
도 2는 종래의 출력회로 파형을 도시한 것이다.
상기 부하커패시터(30)의 용량부하 값을 2배로 변경하면, 슬루율(slew rate)이 1/2배로 감소함을 나타낸다.
따라서 종래의 출력회로는 단순히 출력 드라이버(output driver)의 전류 구동능력에 따라 슬루율(slew rate)이 결정되므로 상기 부하커패시터(30)의 용량부하 값이 변경되는 경우에는 슬루율(slew rate) 역시 변화하게 된다.
이로 인해 다양한 적용분야에 동일한 특성을 갖는 제품설계가 어려워진다.
본 발명이 이루고자 하는 기술적 과제는 원하는 슬루율(slew rate)을 갖는 파형을 생성하여 출력 드라이버를 구동함으로써 용량성 부하(capacitive load)가 일정범위 내에서 변경되더라도 동일한 슬루율(slew rate)을 갖는 출력회로 장치를 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 출력회로장치는 출력드라이버의 출력단에 연결된 부하커패시터 값이 변경되면, 슬루율(slew rate)이 변동되는 출력회로에 있어서, 상기 부하커패시터 값이 변동되더라도 슬루율(slew rate)이 동일하도록 상기 출력회로에 상승기준파형과 하강기준파형을 인가하는 기준파형생 성기를 포함함을 특징으로 한다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 출력회로장치는 제1 피모스 트랜지스터, 제1 엔모스 트랜지스터, 제2 피모스 트랜지스터 및 제2 엔모스 트랜지스터 각각 소스 또는 드레인으로 연결되고, 상기 제1 엔모스 트랜지스터와 제2 피모스 트랜지스터 사이의 노드에 부하커패시터가 연결되고, 데이터 신호를 입력받는 상기 제1 피모스 트랜지스터의 게이트에 제1 인버터가 연결되고, 상기 데이터 신호를 입력받는 상기 제2 엔모스 트랜지스터의 게이트에 제2 인버터가 연결되는 출력회로; 및 상기 출력회로의 제1 엔모스 트랜지스터에 상승기준파형을 인가하고, 상기 출력회로의 제2 피모스 트랜지스터에 하강기준파형을 인가하는 기준파형생성기;를 포함함을 특징으로 한다.
이하 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 의한 출력회로 장치를 도시한 것이다.
출력회로(100)는 제1 피모스(PMOS) 트랜지스터(111), 제1 엔모스(NMOS) 트랜지스터(121), 제2 피모스 트랜지스터(112) 및 제2 엔모스 트랜지스터(122) 각각 소스 또는 드레인으로 연결되고, 상기 제1 엔모스 트랜지스터(121)와 제2 피모스 트랜지스터(112) 사이의 출력노드에 부하커패시터(130)가 연결되고, 데이터 신호를 입력받는 상기 제1 피모스 트랜지스터(111)의 게이트에 제1 인버터(141)가 연결되고, 상기 데이터 신호를 입력받는 상기 제2 엔모스 트랜지스터(122)의 게이트에 제2 인버터(142)가 연결된다.
기준파형생성기(200)는 상기 출력회로의 제1 엔모스 트랜지스터(121)에 상승 기준파형을 인가하고, 상기 출력회로의 제2 피모스 트랜지스터(112)에 하강기준파형을 인가한다.
도 4는 본 발명에 의한 출력회로 장치의 기준파형생성기의 실시예를 도시한 것이다.
상승기준파형생성부(210)는 Vcc 전압을 인가받는 저항(211), 상기 저항(211)의 일단에 연결되는 엔모스 트랜지스터(212), 상기 엔모스 트랜지스터(212)와 병렬로 연결되는 커패시터(213) 및 상기 엔모스 트랜지스터(212)의 게이트에 리셋신호가 입력되어 상기 저항과 상기 엔모스 트랜지스터(212) 사이의 노드로부터 상승기준파형을 출력한다.
하강기준파형생성부(220)는 Vcc 전압을 인가받는 피모스 트랜지스터(221), 상기 피모스 트랜지스터(221)의 드레인단과 연결되는 저항(222), 상기 저항(222)과 병렬로 연결되는 커패시터(223) 및 상기 피모스 트랜지스터(221)의 게이트에 리셋신호를 반전시켜 입력하는 인버터(224)로 구성되어 상기 피모스 트랜지스터(221)와 상기 저항(222) 사이의 노드로부터 하강기준파형을 출력한다.
도 5는 본 발명에 의한 출력회로 장치의 출력파형을 도시한 것이다.
상기 부하커패시터의 용량부하 값을 2배로 변경하여도 슬루율(slew rate)이 동일함을 나타낸다.
따라서 원하는 슬루율(slew rate)을 갖는 기준파형을 생성하여 출력 드라이버를 구동함으로써 용량성 부하(capacitive load)가 일정범위 내에서 변경되더라도 항상 동일한 슬루율(slew rate)을 갖는다.
이상으로, 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 원하는 슬루율(slew rate)을 갖는 파형을 생성하여 출력 드라이버를 구동함으로써 용량성 부하(capacitive load)가 일정범위 내에서 변경되더라도 항상 동일한 슬루율(slew rate)을 갖는 출력회로를 구현할 수 있다.

Claims (3)

  1. 출력드라이버의 출력단에 연결된 부하커패시터 값이 변경되면, 슬루율(slew rate)이 변동되는 출력회로에 있어서,
    상기 부하커패시터 값이 변동되더라도 슬루율(slew rate)이 동일하도록 상기 출력회로에 상승기준파형과 하강기준파형을 인가하는 기준파형생성기를 포함함을 특징으로 하는 출력회로장치.
  2. 제1 피모스 트랜지스터, 제1 엔모스 트랜지스터, 제2 피모스 트랜지스터 및 제2 엔모스 트랜지스터 각각 소스 또는 드레인으로 연결되고, 상기 제1 엔모스 트랜지스터와 제2 피모스 트랜지스터 사이의 노드에 부하커패시터가 연결되고, 데이터 신호를 입력받는 상기 제1 피모스 트랜지스터의 게이트에 제1 인버터가 연결되고, 상기 데이터 신호를 입력받는 상기 제2 엔모스 트랜지스터의 게이트에 제2 인버터가 연결되는 출력회로; 및
    상기 출력회로의 제1 엔모스 트랜지스터에 상승기준파형을 인가하고, 상기 출력회로의 제2 피모스 트랜지스터에 하강기준파형을 인가하는 기준파형생성기;를 포함함을 특징으로 하는 출력회로장치.
  3. 제2항에 있어서, 상기 기준파형생성기는
    Vcc 전압을 인가받는 피모스 트랜지스터, 상기 피모스 트랜지스터의 드레인 단과 연결되는 저항, 상기 저항과 병렬로 연결되는 커패시터 및 상기 피모스 트랜지스터의 게이트에 리셋신호를 반전시켜 입력하는 인버터로 구성되어 상기 피모스 트랜지스터와 상기 저항 사이의 노드로부터 하강기준파형을 출력하는 하강기준파형생성부; 및
    Vcc 전압을 인가받는 저항, 상기 저항의 일단에 연결되는 엔모스 트랜지스터, 상기 엔모스 트랜지스터와 병렬로 연결되는 커패시터 및 상기 엔모스 트랜지스터의 게이트에 리셋신호가 입력되어 상기 저항과 상기 엔모스 트랜지스터 사이의 노드로부터 상승기준파형을 출력하는 상승기준파형생성부;를 포함함을 특징으로 하는 출력회로장치.
KR1020050103000A 2005-10-31 2005-10-31 출력회로장치 KR100705972B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050103000A KR100705972B1 (ko) 2005-10-31 2005-10-31 출력회로장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050103000A KR100705972B1 (ko) 2005-10-31 2005-10-31 출력회로장치

Publications (1)

Publication Number Publication Date
KR100705972B1 true KR100705972B1 (ko) 2007-04-12

Family

ID=38161455

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050103000A KR100705972B1 (ko) 2005-10-31 2005-10-31 출력회로장치

Country Status (1)

Country Link
KR (1) KR100705972B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970013735A (ko) * 1995-08-22 1997-03-29 김주용 출력버퍼 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970013735A (ko) * 1995-08-22 1997-03-29 김주용 출력버퍼 회로

Similar Documents

Publication Publication Date Title
US7126389B1 (en) Method and apparatus for an output buffer with dynamic impedance control
JP4988883B2 (ja) コンパレータ回路
KR101606400B1 (ko) 고속 차동 레벨 쉬프터 및 이를 포함하는 부트스트랩 드라이버
JP5356422B2 (ja) ソースドライバーのガンマ基準電圧出力回路
KR102122304B1 (ko) 낮은-레이턴시 전압 부스트 회로를 갖는 전압 레벨 시프터
US6211709B1 (en) Pulse generating apparatus
JP6698855B2 (ja) インターフェース回路
US20070205819A1 (en) Delay circuit with constant delay time regardless of process condition or voltage variation and pulse generator using the same
CN108347242B (zh) 环形振荡器
US9948302B2 (en) Level shift circuit
KR102072876B1 (ko) 레벨 시프트 회로 및 방법
WO2018020782A1 (ja) リンギング抑制回路
KR100705972B1 (ko) 출력회로장치
JP2010074721A (ja) 遅延回路
US9705490B2 (en) Driver circuit for single wire protocol slave unit
KR100847765B1 (ko) 지연 회로
JP2008177755A (ja) レベルシフト回路およびそれを用いた半導体装置
KR960019978A (ko) 펄스 발생기
US7057438B2 (en) Output circuit and semiconductor integrated circuit incorporating it therein
CN114826217B (zh) 方波产生方法及方波产生电路
KR100283905B1 (ko) 전압레벨시프트회로
JP7348059B2 (ja) 電圧検出回路
JP5764107B2 (ja) 差動増幅回路
JPH0548014A (ja) パワーオンリセツト回路
KR950015749A (ko) 반도체메모리장치의 전원 지연회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120424

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee