KR100700821B1 - 결정화 방법 및 그 방법을 이용한 발광표시장치의 제조방법 - Google Patents

결정화 방법 및 그 방법을 이용한 발광표시장치의 제조방법 Download PDF

Info

Publication number
KR100700821B1
KR100700821B1 KR1020050079061A KR20050079061A KR100700821B1 KR 100700821 B1 KR100700821 B1 KR 100700821B1 KR 1020050079061 A KR1020050079061 A KR 1020050079061A KR 20050079061 A KR20050079061 A KR 20050079061A KR 100700821 B1 KR100700821 B1 KR 100700821B1
Authority
KR
South Korea
Prior art keywords
amorphous silicon
silicon layer
forming
light emitting
layer
Prior art date
Application number
KR1020050079061A
Other languages
English (en)
Other versions
KR20070024284A (ko
Inventor
이홍로
장근호
유경진
임충열
박병건
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020050079061A priority Critical patent/KR100700821B1/ko
Publication of KR20070024284A publication Critical patent/KR20070024284A/ko
Application granted granted Critical
Publication of KR100700821B1 publication Critical patent/KR100700821B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 비정질 실리콘층을 패터닝한 다음 결정화하는 결정화방법 및 그 결정화방법을 이용한 발광표시장치의 제조방법에 관한 것이다.
본 결정화방법은 구동회로영역 및 화소영역을 포함하는 기판을 준비하는 단계; 상기 기판 상에 소정 두께의 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 상기 화소영역과 상기 구동회로영역에 따라 상이하게 패터닝하는 단계; 및 상기 패터닝된 비정질 실리콘층을 결정화하는 단계를 포함한다.
이와 같이, 비정질 실리콘층을 상이하게 패터닝한 다음 결정화함으로써, 결정화된 비정질 실리콘층, 즉, 폴리 실리콘층의 모서리부의 테이퍼(taper)를 완화시킬 수 있어, 브레이크 다운현상을 줄일 수 있다. 또한, 패터닝된 다음 결정화 시킴으로써, 패터닝되지 않은 비정질 실리콘층을 결정화시킬 때 소요되는 에너지 보다 적은 양의 에너지를 이용하여 양질의 폴리실리콘을 얻을 수 있다.

Description

결정화 방법 및 그 방법을 이용한 발광표시장치의 제조방법{The crystallization method and the manufacturing method of light emission device using thereof}
도 1a 내지 도 1c는 종래의 비정질 실리콘층을 결정화하는 방법을 나타내는 제조단계별 측단면도이다.
도 2는 도 1a 내지 도 1c의 결정화방법을 이용하여 결정화된 비정질 실리콘층의 SEM사진이다.
도 3a 내지 도 3c는 본 발명에 따른 결정화방법을 이용하여 비정질 실리콘층을 결정화하는 방법을 나타내는 제조단계별 측단면도이다.
도 4는 도 3a 내지 도 3c의 결정화방법을 이용하여 결정화된 비정질 실리콘층의 SEM사진이다.
도 5a 내지 도 5g는 본 발명의 결정화방법을 이용하여 형성된 발광표시장치의 제조공정을 도시한 단계별 측단면도이다.
♣ 도면의 주요 부분에 대한 부호의 설명 ♣
100; 300; 501 : 기판 110, 310. 502: 버퍼층
110a, 310a : 비정질 실리콘층 110b, 503 : 활성층
504 : 게이트 절연막 505 : 박막트랜지스터
505a : 게이트 전극 505b : 소스 및 드레인 전극
512 : 발광소자 513 : 제1 전극
514 : 발광층 515 : 제2 전극
본 발명은 결정화방법 및 발광표시장치의 제조방법에 관한 것으로, 보다 구체적으로는, 화소영역과 구동회로영역 따라 상이하게 비정질 실리콘층을 패터닝하고 결정화하는 결정화방법 및 발광표시장치의 제조방법에 관한 것이다.
비정질 실리콘 상태의 실리콘층을 결정화하는 방법에는 레이저를 이용하는 방법과 레이저를 이용하지 않는 방법이 있다. 최근, 결정화 방법으로 가장 널리 사용되는 방법은 엑시머 레이저라는 펄스화된 자외선을 사용하는 어닐링(Eximer laser annealing) 방법이다. 엑시머 레이저 어닐링 방법은, 대규모 집적회로 공정에서 불순물 이온을 주입한 실리콘을 어닐링 할 목적으로 개발되어 오다가, 비교적 근래에 와서 중소형 저온 폴리 실리콘 제품 제조에 이용되기 시작하였다. 이처럼, 레이저를 사용하여 비정질 실리콘층을 폴리 실리콘층으로 결정화하는 방법은 녹는 온도가 높음에도 불구하고 짧은 시간에 열처리되기 때문에 기판에 손상을 주지 않는다는 장점을 가지고 있다.
이하에서는 기판 상에 형성된 비정질 실리콘층을 결정화한 다음, 박막트랜지스터 및 발광소자를 제조하는 방법을 도면을 참조하여 구체적으로 설명한다.
도 1a 내지 도 1c는 종래의 비정질 실리콘층을 결정화하는 방법을 나타내는 제조단계별 측단면도이고, 도 2는 도 1a 내지 도 1c의 결정화방법을 이용하여 결정화된 비정질 실리콘층의 SEM사진이다.
도 1a를 참조하면, 우선, 기판(100)을 준비하고, 이 기판(100)에는 화소영역(a)과 구동회로영역(b)이 마련된다. 기판(100) 상에는 버퍼층(110)이 형성된다. 버퍼층(110)은 선택적 구성요소이며, 후술될 비정질 실리콘콘층(미도시)이 결정화될 때, 기판(100) 측으로 불순물이 유입되는 것을 방지할 수 있다.
도 1b를 참조하면, 버퍼층(110) 상에는 비정질 실리콘층(120a)이 증착된다. 이때, 비정질 실리콘층(120a)은 LPCVD 및 PECVD 등 다양한 증착방법을 통해 증착될 수 있다. 비정질 실리콘층(120a)이 증착된 다음, 비정질 실리콘층(120a)이 결정화되는데, 고상결정화(solid phase crystallization :SPC)법, 엑시머 레이저 결정화(excimer laser crystallization:ELC/excimer laser anneal:ELA)법, 연속측면 고상화(sequential lateral solidification:SLS)법, 금속 유도 결정화(metal induced crystallization:MIC)법, 금속 유도 측면 결정화(metal induced lateral crystallization:MILC)법, 슈퍼 그레인드 실리콘(super grained silicon : SGS)법 등을 이용하여 결정화할 수 있다.
도 1c를 참조하면, 비정질 실리콘층(120a)이 결정화방법에 의해 결정화된 다음, 결정화된 비정질 실리콘층(120b; 이하, 활성층)이 패터닝된다. 일반적으로, 화소영역(a) 상에 형성된 활성층(120b)은 균일한 화상을 표현하기 위해 균일한 그레인 크기를 갖는 것이 바람직하며, 구동회로영역의 활성층은 고속 구동이 가능하도록 고이동도(high mobility)를 갖도록 형성되는 것이 바람직하다.
도 2에는 도 1a 내지 도 1c을 통해 형성된 활성층(120b)의 패턴 모서리영역이 구체적으로 개시되어 있다. 도 2의 "Ⅰ"영역에 개시된 바와 같이, 비정질 실리콘층을 결정화한 다음 패터닝하는 경우에는, 결정화시 형성된 돌기가 활성층(120b)의 모서리 영역에 걸쳐있는 것을 확인할 수 있다.
이와 같이, 결정화 공정을 수행한 다음, 결정화된 비정질 실리콘층을 패터닝하는 경우에는 결정화시 형성된 돌기가 활성층의 모서리 영역에 걸쳐서 형성되어 있기 때문에, 활성층 상부에 형성된 게이트 절연막을 포함하는 다른 구성요소에 좋지 않은 영향들(예를 들면, 스텝 커버리지에 의한 브레이크 다운현상)을 일으킬 수 있다. 더욱이, 결정화방법으로 SGS 등을 이용하는 경우에는, 니켈을 이용하여 성장된 랜덤한 시드의 그레인 성장 뒤에 패터닝을 하게 되므로 패턴마다 그레인 바운더리의 양상이 다르게 나타난다는 단점이 있다.
또한, 기판 상에 형성된 비정질 실리콘층을 패터닝하기 전에 결정화공정을 수행하는 경우, 비정질 실리콘층 전체 를 결정화해야 하기 때문에, 결정화 진행에 상당히 많은 양의 에너지를 필요로 한다.
따라서, 본 발명은 전술한 문제점들을 해결하기 위해 고안된 발명으로, 기판 상에 형성된 비정질 실리콘층을 소정 간격으로 패턴닝한 다음 결정화함으로써, 브레이크 다운현상을 줄일 수 있으며, 작은 양의 에너지를 이용하여 비정질 실리콘층을 결정화할 수 있는 결정화방법 및 그 결정화방법을 이용한 발광표시장치의 제조방법에 관한 것이다.
전술한 목적을 달성하기 위하여, 본 발명의 일측면에 따른 본 결정화방법은 구동회로영역 및 화소영역을 포함하는 기판을 준비하는 단계; 상기 기판 상에 소정 두께의 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 상기 화소영역과 상기 구동회로영역에 따라 상이하게 패터닝하는 단계; 및 상기 패터닝된 비정질 실리콘층을 결정화하는 단계를 포함한다.
바람직하게, 상기 패턴과 패턴 사이의 간격이 상기 화소영역과 상기 구동회로영역에 따라 상이하다. 상기 화소영역 상에 패터닝된 상기 비정질 실리콘층의 상기 패턴 사이의 간격은 17㎛이하이며, 보다 구체적으로, 상기 패턴 사이의 간격은 10㎛ 내지 15㎛ 범위이다. 상기 패턴의 형상은 아령형, "L"자형, "ㄷ"자형, 격자형 중 하나로 형성된다.
상기 비정질실리콘층은 400Å 내지 600Å 두께로 증착되며, 상기 패터닝된 비정질 실리콘층을 결정화하기 위해 SPC, ELA, SLS, SGS, MILC, MIC, MICC 방법 중 하나를 이용한다.
본 발명의 다른 측면에 따르면, 본 발광표시장치의 제조방법은 구동회로영역 및 화소영역을 포함하는 기판을 준비하는 단계; 상기 기판 상에 소정 두께의 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 상기 화소영역과 상기 구동회로영역에 따라 상이하게 패터닝하는 단계; 상기 패터닝된 비정질 실리콘층을 결정화하는 단계; 상기 결정화된 비정질 실리콘층 상에 박막트랜지스터를 형성하는 단계; 및 상기 박막트랜지스터 상부에 상기 박막트랜지스터와 전기적으로 연결되는 발광소자를 형성하는 단계를 포함한다.
바람직하게, 상기 구동회로영역 상의 비정질 실리콘층만 패터닝한다.
상기 박막트랜지스터를 형성하는 단계는, 상기 결정화된 비정질 실리콘층 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 게이트전극을 형성하는 단계, 상기 게이트전극 상에 층간절연막을 형성하는 단계, 및 상기 층간절연막 상에 소스 및 드레인 전극을 형성하는 단계를 포함한다. 상기 발광소자를 형성하는 단계는, 상기 박막트랜지스터 상부에 상기 박막트랜지스터와 전기적으로 연결되는 제1 전극을 형성하는 단계, 상기 제1 전극 상에 형성되는 발광층을 형성하는 단계, 및 상기 발광층 상에 제2 전극을 형성하는 단계를 포함한다.
이하에서는 도면을 참조하여 본 발명을 구체적으로 설명한다.
도 3a 내지 도 3c는 본 발명에 따른 결정화방법을 이용하여 비정질 실리콘층을 결정화하는 방법을 나타내는 제조단계별 측단면도이고, 도 4는 도 3a 내지 도 3c의 결정화방법을 이용하여 결정화된 비정질 실리콘층의 SEM사진이다.
도 3a를 참조하면, 본 발명에 따른 비정질 실리콘층을 결정화하기 위해서는 우선, 유리 및 플라스틱과 같은 절연성이 있는 기판(300)을 준비한다. 기판(300)이 준비되면, 기판(300) 상에는 화소영역(a')과 구동회로영역(b')이 구획되며, 화소영역(a')과 구동회로영역(b')이 마련된 기판(300) 상에는 버퍼층(310)이 형성된다(S2). 버퍼층(210)은 선택적 구성요소로, 질화막 또는 산화막 등을 이용하여 형성되며, 금속 이온 등의 불순물이 후술될 반도체층 내로 확산되는 것을 방지하기 위해 형성된다.
그 다음, 버퍼층(310) 상에는 CVD, 스퍼터링 등의 증착공정을 통해 화소영역(a')과 구동회로영역(b')에 걸쳐 비정질 실리콘층(320a)이 증착된다. 비정질 실리콘층(320a)은 400Å 내지 600Å두께로 증착되는 것이 바람직하며, 가장 바람직하게는, 500Å두께로 증착된다. 비정질 실리콘층(320a)이 400Å보다 얇게 증착되는 경우에는, 불균일한 결정화때문에 화상구현시 줄무늬 등이 발현할 수 있으며, 비정질 실리콘층(320a)이 600Å를 초과하는 경우에는, 레이저의 줄무늬의 발현과 함께 표면 거칠기가 증가한다.
도 3b를 참조하면, 비정질 실리콘층(320a)이 증착된 다음, 구동회로영역(b') 및 화 소영역(a') 상의 비정질 실리콘층(320a)을 소정 간격으로 패터닝한다. 이때, 패턴과 패턴 사이의 간격은 화소영역(a') 및 구동회로영역(b')에 따라 상이하게 형성되며, 구체적으로, 화소영역(a') 및 구동회로영역(b') 상에 형성되는 소자의 형상, 크기 및 개수에 대응하도록 형성된다. 여기서, 화소영역(b') 상에 형성된 비정질 실리콘층(320a)의 패턴과 패턴 사이의 간격은 17㎛이하로 구성된다. 일반적으로, 유기증착에 사용되는 미세 금속 마스크(fine metal mask :FMM)의 한계치가 15㎛이므로, 이 수치 이하의 소자는 화소영역으로 이용하는 것이 용이하지 않다. 따라서, 패턴과 패턴 사이의 가장 바람직한 간격은 10㎛ 내지 15㎛ 범위이다. 패터닝 공정을 이용하여 형성된 패턴은 아령형, "L"자형, "ㄷ"자형, 격자형 중 하나로 형성되며, 상기 패턴의 폭은 전자 또는 정공의 이동경로인 두께가 균일한 막을 사용하기 위해서 양끝부분의 폭이 0.6~ 0.8㎛이상으로 형성할 수 있으나, 일반적으로는, 1㎛이상의 폭을 갖도록 패터닝된다.
도 3c를 참조하면, 비정질 실리콘층(320a)이 패터닝된 다음, 패터닝된 비정질 실리콘층(화소영역 및 구동회로영역 포함) 상부에서 레이저를 조사함으로써 비정질 실리콘층(320a)을 폴리실리콘층(320b)으로 결정화한다. 이때, 비정질 실리콘층(320a)은, 예를 들면, 고상결정화(solid phase crystallization :SPC)법, 엑시머 레이저 결정화(excimer laser crystallization:ELC/excimer laser anneal:ELA)법, 연속측면 고상화(sequential lateral solidification:SLS)법, 금속 유도 결정화(metal induced crystallization:MIC)법, 금속 유도 측면 결정화(metal induced lateral crystallization:MILC)법, 슈퍼 그레인드 실리콘(super grained silicon : SGS)법 등을 이용하여 결정화할 수 있다.
다양한 결정화방법 중, 레이저를 이용하여 비정질 실리콘층(320a)을 결정화하는 경우에는 화소영역(a') 및 구동회로영역(b')에 증착된 비정질 실리콘층(320a) 두께에 따라 상이한 최적화에너지를 이용하여 결정화할 수 있다. 특히, 비정질 실리콘층(320a)의 두께가 얇거나 패터닝된 비정질 실리콘층의 패턴폭이 좁을수록, 적은 양의 에너지만으로 양질의 폴리실리콘층을 얻을 수 있다. 또한, 결정화에 필요한 에너지가 작으면, 그 만큼 빔 사이즈를 늘릴 수 있기 때문에 보다 큰 면적의 스캔이 가능하다. 예를 들면, 비정질 실리콘층(320a)을 500Å두께로 증착하는 경우에는, 비정질 실리콘층(320a)을 최적화하기 위해서는 260 mJ/㎠ 내지 320 mJ/㎠ 범위의 에너지를 이용한다.
또한, 결정화방법 중 SGS(super grained silicon) 방법을 이용하여, 비정질 실리콘층(320a)을 결정화하는 경우에는, 비정질 실리콘층(320a)을 패터닝한 후 결정화시킴으로 한정된 패턴영역내에서 니켈 실리사이드가 모일 확률이 높아지기 때문에 패턴마다 동일한 양상을 갖는 그레인을 얻을 수 있다.
도 4는 도 3a 내지 도 3c의 결정화방법을 이용하여 결정화된 비정질 실리콘 v의 SEM사진이다. 도 4의 "Ⅱ"영역에 도시된 바와 같이, 비정질 실리콘층(320a)을 패터닝한 다음(도 3b 참조), 패터닝된 비정질 실리콘층을 결정화하는 경우에는(도 3c 참조), 패터닝된 비정질 실리콘층이 그 형상 및 크기에 따라 결정화되기 때 문에, 패턴 모서리부분의 돌기가 존재하지 않고 테이퍼(taper)가 상당히 완만하다. 이에 따라, 모서리영역에 대한 브레이크 다운 가능성이 현저히 떨어지며, 이를 이용하여 성능이 향상된 발광표시장치를 제조할 수 있다.
이하에서는 도 5a 내지 도 5g를 참조하여, 본 발명에 따른 결정화방법을 이용하여 형성된 발광표시장치의 제조공정을 구체적으로 설명한다.
우선, 도 5a를 참조하면, 본 결정화방법을 이용하여 발광표시장치(500)를 제조하기 위해서는, 우선, 기판(501)을 준비한다. 기판(501)이 준비된 다음, 기판(501) 상에는 버퍼층(502)이 형성된다. 버퍼층(502) 상에는 비정질 실리콘층(503)이 형성되고, 비정질 실리콘층(503)이 버퍼층(502) 상에 형성된 다음 비정질 실리콘층(503)을 패터닝한다. 비정질 실리콘층(503)이 패터닝된 다음, 패터닝된 비정질 실리콘층(503)을 결정화한다. 이하에서는 결정화된 비정질 실리콘층을 활성층(503)이라 한다.
도 5b를 참조하면, 활성층(503)이 형성된 다음, 활성층(503) 상에는 게이트절연막(504)이 형성된다. 게이트 절연막(504)이 형성된 다음, 게이트 절연막(504) 상에는 금속층(미도시)이 형성되며, 형성된 금속층을 패터닝함으로써, 게이트 절연막(504) 상에 박막트랜지스터(505)의 게이트전극(505a)이 형성된다. 게이트전극(505a)이 형성된 다음, 게이트전극(505a)을 마스크로 이용하여 활성층(503)을 도핑하여 소스 및 드레인 영역(503b)을 형성하며, 게이트전극(505a)의 하부는 채널영역(503a)이 형성된다.
도 5c를 참조하면, 게이트전극(505a) 상에는 제1 층간절연막(506)이 형성된다. 다음, 게이트절연막(504) 및 층간절연막(506)에는 제1 층간절연막(506)을 관통하며 소스 및 드레인 영역(503b)를 노출시키는 복수의 컨택홀(507)이 형성된다.
도 5d를 참조하면, 컨택홀(507)이 형성된 다음, 컨택홀(507)을 통해 소스 및 드레인 영역(503b)과 전기적으로 연결되는 소스 및 드레인 전극(505b)을 형성한다. 박막트랜지스터(505)의 소스 및 드레인전극(505b)이 형성된 다음, 소스 및 드레인 전극(505b) 상에는 제2 층간절연막(508)이 형성된다. 제2 층간절연막(508) 상에는 제1 비아홀(509)이 형성된다.
도 5e를 참조하면, 제2 층간절연막(508) 상에는 평탄화막(510)이 형성되며, 제1 비아홀(509)과 연결되도록 평탄화막(510)을 관통하는 제2 비아홀(511)이 형성된다.
도 5f를 참조하면, 평탄화막(510) 상에는 비아홀(509, 511)을 통해 소스 및 드레인 전극(505b) 중 어느 하나와 전기적으로 연결되는 발광소자(512)의 제1 전극(513)이 형성된다. 발광소자(512)의 제1 전극(513)은 단일층 또는 다중층으로 구성할 수 있다.
도 5g를 참조하면, 제1 전극(513)이 형성된 다음, 제1 전극(513) 상에는 화소정의막(516)이 형성되며, 화소정의막(516)에는 발광층(514)을 노출시키는 개구부(517)가 형성된다. 화소정의막(516)이 형성된 다음, 화소정의막(516)상에는 발광소자(512)를 구성하는 발광층(514)과 제2 전극(515)이 순차적으로 형성된다.
전술한 바와 같이, 기판 상에 형성된 비정질 실리콘층을 패터닝한 다음, 결정화함으로써, 각 패턴마다 상이한 그레인 크기를 얻을 수 있다. 더욱이, 구동회로영역 및 화소영역에 따라 크기 및 형상을 다르게 패터닝하여 결정화함으로써, 화소영역과 구동회로영역을 보다 효율적으로 동작시킬 수 있다.
전술한 실시예에서는 전면발광가능한 발광표시장치가 개시되어 있으나, 이와 달리, 배면발광구조를 갖는 발광표시장치에 이용할 수 있음은 물론이다. 또한, 전술한 실시예에서는 구동회로영역 및 화소영역 모두에 걸쳐 비정질 실리콘층이 패터닝되는 구조가 개시되어 있으나, 배면발광구조의 경우에는 화소영역, 보다 구체적으로, 발광소자가 형성된 하부영역을 제외하고 패터닝할 수 있음은 물론이다.
전술한 실시예에서는 기판 상에 단일 버퍼층이 형성되어 있는 것이 개시되어 있으나, 이와 달리, 버퍼층이 형성되지 않거나 다중 버퍼층으로 형성할 수 있음은 물론이다. 또한, 전술에서는 상부게이트 구조를 개시하고 있으나, 하부게이트 구조로 형성할 수 있음은 물론이다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해여 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상과 같이, 본 발명에 의하면, 비정질 실리콘층을 패터닝한 다음 결정화함으로써, 패턴의 모서리 영역에 형성된 돌기에 의한 브레이크 다운현상을 현저하게 줄일 수 있으며, 낮은 에너지를 이용하여 비정질 실리콘층을 결정화시킬 수 있으므로, 동일한 레이저 소스로 대면적의 스캔을 가능하게 할 수 있다. 더욱이, 기존 결정화에 사용되는 레이저 에너지보다 작은 에너지를 이용하여 양질의 폴리실리콘을 얻을 수 있다.

Claims (14)

  1. 구동회로영역 및 화소영역을 포함하는 기판을 준비하는 단계;
    상기 기판 상에 소정 두께의 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 상기 화소영역과 상기 구동회로영역에 따라 상이하게 패터닝하는 단계; 및
    상기 패터닝된 비정질 실리콘층을 결정화하는 단계
    를 포함하는 결정화방법.
  2. 제1항에 있어서,
    상기 화소영역과 상기 구동회로영역에 따라 상기 패턴과 패턴 사이의 간격을상이하게 패터닝하는 결정화방법.
  3. 제2항에 있어서,
    상기 화소영역 상에 패터닝된 상기 비정질 실리콘층의 상기 패턴 사이의 간격은 17㎛이하인 결정화방법.
  4. 제3항에 있어서,
    상기 화소영역 상에 패터닝된 상기 비정질 실리콘층의 패턴 사이의 간격은 10㎛ 내지 15㎛ 범위인 결정화방법.
  5. 제2항에 있어서,
    상기 패턴의 형상은 아령형, "L"자형, "ㄷ"자형, 격자형 중 하나로 형성되는 결정화방법.
  6. 제1항에 있어서,
    상기 비정질실리콘층은 400Å 내지 600Å 두께로 증착되는 결정화방법.
  7. 제1항 또는 제2항에 있어서,
    상기 패터닝된 비정질 실리콘층을 결정화하기 위해 SPC, ELA, SLS, SGS, MILC, MIC, MICC 방법 중 하나를 이용하는 결정화방법.
  8. 제1항에 있어서,
    상기 기판과 상기 비정질 실리콘층 사이에 버퍼층을 형성하는 단계를 더 포함하는 결정화방법.
  9. 구동회로영역 및 화소영역을 포함하는 기판을 준비하는 단계;
    상기 기판 상에 소정 두께의 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 상기 화소영역과 상기 구동회로영역에 따라 상이하게 패터닝하는 단계;
    상기 패터닝된 비정질 실리콘층을 결정화하는 단계;
    상기 결정화된 비정질 실리콘층 상에 박막트랜지스터를 형성하는 단계; 및
    상기 박막트랜지스터 상부에 상기 박막트랜지스터와 전기적으로 연결되는 발광소자를 형성하는 단계
    를 포함하는 발광표시장치의 제조방법.
  10. 제9항에 있어서,
    상기 화소영역과 상기 구동회로영역에 따라 상기 패턴과 패턴 사이의 간격이 상이한 발광표시장치의 제조방법.
  11. 제9항에 있어서,
    상기 화소영역 상에 패터닝된 상기 비정질 실리콘층의 상기 패턴 사이의 간격은 17㎛이하인 발광표시장치의 제조방법.
  12. 제9항에 있어서,
    상기 구동회로영역 상의 비정질 실리콘층만 패터닝하는 발광표시장치의 제조방법.
  13. 제9항에 있어서,
    상기 박막트랜지스터를 형성하는 단계는,
    상기 결정화된 비정질 실리콘층 상에 게이트절연막을 형성하는 단계,
    상기 게이트절연막 상에 게이트전극을 형성하는 단계,
    상기 게이트전극 상에 층간절연막을 형성하는 단계, 및
    상기 층간절연막 상에 소스 및 드레인 전극을 형성하는 단계
    를 더 포함하는 발광표시장치의 제조방법.
  14. 제9항에 있어서,
    상기 발광소자를 형성하는 단계는,
    상기 박막트랜지스터 상부에 상기 박막트랜지스터와 전기적으로 연결되는 제1 전극을 형성하는 단계,
    상기 제1 전극 상에 형성되는 발광층을 형성하는 단계, 및
    상기 발광층 상에 제2 전극을 형성하는 단계
    를 포함하는 발광표시장치의 제조방법.
KR1020050079061A 2005-08-26 2005-08-26 결정화 방법 및 그 방법을 이용한 발광표시장치의 제조방법 KR100700821B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050079061A KR100700821B1 (ko) 2005-08-26 2005-08-26 결정화 방법 및 그 방법을 이용한 발광표시장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050079061A KR100700821B1 (ko) 2005-08-26 2005-08-26 결정화 방법 및 그 방법을 이용한 발광표시장치의 제조방법

Publications (2)

Publication Number Publication Date
KR20070024284A KR20070024284A (ko) 2007-03-02
KR100700821B1 true KR100700821B1 (ko) 2007-03-27

Family

ID=38099021

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050079061A KR100700821B1 (ko) 2005-08-26 2005-08-26 결정화 방법 및 그 방법을 이용한 발광표시장치의 제조방법

Country Status (1)

Country Link
KR (1) KR100700821B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11488991B2 (en) 2020-02-07 2022-11-01 Samsung Display Co., Ltd. Manufacturing apparatus and manufacturing method using the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030074990A (ko) * 2002-03-15 2003-09-22 삼성전자주식회사 반사형 액정 표시 장치용 박막 트랜지스터 기판 및 그의제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030074990A (ko) * 2002-03-15 2003-09-22 삼성전자주식회사 반사형 액정 표시 장치용 박막 트랜지스터 기판 및 그의제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11488991B2 (en) 2020-02-07 2022-11-01 Samsung Display Co., Ltd. Manufacturing apparatus and manufacturing method using the same
US11887998B2 (en) 2020-02-07 2024-01-30 Samsung Display Co., Ltd. Manufacturing apparatus and manufacturing method using the same

Also Published As

Publication number Publication date
KR20070024284A (ko) 2007-03-02

Similar Documents

Publication Publication Date Title
US6692996B2 (en) Method for crystallizing silicon layer
US6727121B2 (en) Method for crystallizing a silicon layer and fabricating a TFT using the same
US7202501B2 (en) Thin film transistor and method for fabricating the same
US7205215B2 (en) Fabrication method of thin film transistor
JP5291055B2 (ja) 薄膜トランジスタ、有機電界発光表示装置、薄膜トランジスタの製造方法及び有機電界発光表示装置の製造方法
KR100712101B1 (ko) 박막트랜지스터 및 그의 제조 방법
US7601565B2 (en) Thin film transistor and method of fabricating the same
JP6081689B2 (ja) 多結晶シリコン層、薄膜トランジスタ、及び有機電界発光表示装置の製造方法
JP2005354028A (ja) 薄膜トランジスタ及びその製造方法
KR100700821B1 (ko) 결정화 방법 및 그 방법을 이용한 발광표시장치의 제조방법
KR100611762B1 (ko) 박막트랜지스터의 제조 방법
US7026201B2 (en) Method for forming polycrystalline silicon thin film transistor
KR100867921B1 (ko) 박막 트랜지스터의 제조방법
JP2007165905A (ja) 多結晶シリコン層、多結晶シリコン層の製造方法、及び平板表示装置
KR100271493B1 (ko) 박막트랜지스터의 제조방법
US7749873B2 (en) Polycrystalline silicon layer, flat panel display using the same, and methods of fabricating the same
KR100807559B1 (ko) 박막트랜지스터 및 그의 제조 방법
KR100611658B1 (ko) 박막트랜지스터의 제조 방법
KR100751315B1 (ko) 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 이를구비한 평판 디스플레이 소자
KR100271492B1 (ko) 박막트랜지스터의 제조방법
KR100615202B1 (ko) 박막 트랜지스터, 박막 트랜지스터를 제조하는 방법 및이를 구비한 평판 디스플레이 소자
KR100719682B1 (ko) 박막트랜지스터의 제조방법
KR100700496B1 (ko) 박막 트랜지스터 및 이를 이용한 유기전계발광표시장치
JPH11329969A (ja) 半導体装置およびその製造方法
KR20040040158A (ko) 박막트랜지스터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140303

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee