KR20040040158A - 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 유리기판, 버퍼층 및 비정질실리콘층을 차례로 형성하는 단계; 상기 비정질실리콘층의 상부에 게이트절연막 및 게이트전극을 차례로 형성하는 단계; 상기 비정질실리콘층의 일부 영역에 소오스/드레인영역을 형성하고, 상기 비정질실리콘층의 나머지 영역에 LDD영역과 채널영역을 형성하는 단계; 상기 결과물의 전체상부에 니켈층을 형성하는 단계; 상기 니켈층이 상부에 형성된 상기 소오스/드레인영역을 제 1 열처리에 의해 결정화시키는 단계; 상기 니켈층을 식각하여 제거하는 단계; 및 상기 결정화된 소오스/드레인영역의 측면방향에 위치한 상기 LDD영역과 채널영역을 제 2 열처리에 의해 결정화시키는 단계를 포함하여 구성된다.
Description
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 니켈을 이용한 금속유도측면결정화로 저온다결정실리콘 박막트랜지스터를 제작하는 공정에 있어 니켈 불순물의 유입을 최소화하여 소자특성저하를 방지하기 위한 박막트랜지스터의 제조방법에 관한 것이다.
종래에 다결정실리콘 및 저온다결정실리콘(Low Temperature Polycrystalline Silicon : 이하, "LTPS"라 함)의 박막을 채용한 박막트랜지스터는 액티브 매트릭스 액정디스플레이(Active Matrix Liquid Crystal Display : 이하, "AMLCD"라 함)의 주변구동회로 및 화소부 스위칭역할을 하는 핵심소자의 활성층에 이용된다.
일반적으로 매트릭스형 액정디스플레이는, 박막트랜지스터등을 구비한 박막트랜지스터 어레이 기판(이하, "어레이 기판"이라 함) 및 컬러필터와 블랙매트릭스를 구비한 대향기판으로 이루어진 2개의 기판사이에 액정등의 표시재료를 삽입하고, 이러한 표시재료에 선택적으로 전압을 인가하도록 구성되어 있다.
이러한 상부게이트방식 박막트랜지스터는 활성층으로서 채널영역과 소오스/드레인전극이 접촉하고 있는 부분에는 N형 또는 P형의 도핑영역 즉, 소오스/드레인영역이 형성되어 있으며, 누설전류를 낮추기 위한 LDD영역이 형성되어 있다.
상기 활성층영역은 소정의 보호막으로 덮여져 있고, 상기 활성층영역 아래에 버퍼층을 삽입하여 유리기판으로부터의 불순물유입을 막아 주도록 구성되어 있다.
이러한 활성영역의 다결정실리콘층은 비정질실리콘층을 증착한후에 열처리에 의해서 결정화시켜 얻는데, 결정화시 열원의 종류는 엑시머레이저(Excimer Laser Annealing : 이하, "ELA"라 함)와 일반 퍼니스가 있다.
본 발명에서는 일반 퍼니스를 예로 들어 설명할 것이며, 일반 퍼니스의 경우 대표적인 공정방법이 금속유도측면결정화법(Metal Induced Lateral Crystallization : 이하 "MILC"라 함)이다.
본 발명은 MILC법 또는 ELA법에 관계없이 상부게이트방식의 LTPS 박막트랜지스터의 제조공정전반에 적용될 수 있다.
도 1a 내지 도 1k는 종래기술에 따른 상부게이트방식의 박막트랜지스터의 제조방법을 도시한 공정별 단면도 및 평면도이다. 여기서는 MILC-LTPS 제조공정을 예로 들어 설명할 것이다.
먼저, 도 1a에 도시된 바와 같이, 박막트랜지스터는 유리기판(21)으로부터의 불순물 유입을 막아주는 산화실리콘막인 버퍼층(22)을 유리기판(21) 상부에 증착한 후 상기 버퍼층(22)상부에 활성층인 비정질실리콘층(23)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 마스크를 사용하여 액티브층(활성층)인 비정질실리콘층(23)을 패터닝하여 비정질실리콘층 패턴(23a)을 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 상기 결과물의 상부에 게이트절연막(24)과 게이트전극(25)을 차례로 증착한다.
이어서, 도 1d 및 도 1e에 도시된 바와 같이, 게이트전극(25)과 게이트절연막(24)을 차례로 패터닝하여 게이트전극 패턴(25a)과 게이트절연막 패턴(24a)을 형성한다.
이때, 게이트절연막(24)의 패터닝은 통상적인 MILC-LTPS공정에서는 게이트전극패턴(25a)의 가장자리에서 약간 떨어뜨려서 오프셋영역 A을 남겨둔채 실시한다. 상기 오프셋영역 A은 후속공정인 도핑공정후 LDD영역(23b)의 형성시 필요하다.
이어서, 도 1f에 도시된 바와 같이, 게이트절연막 패턴(24a)을 형성한 후 소정의 도핑조건으로 도펀트를 주입한다. 이때, 상기 도펀트주입은 고에너지 및 저농도의 제 1 주입단계와 저에너지 및 고농도의 제 2 주입단계의 두 단계로 진행한다.
이러한 제 1 및 제 2 주입단계가 완료되면, 게이트절연막 패턴(24a)이 덮고 있지 않은 비정질실리콘영역(23c)에는 높은 농도의 도펀트(n+ 또는 p+)가 주입된 상태로 되며, 오프셋영역 A의 아랫부분에는 오프셋영역 A을 형성하는 게이트절연막(24a)에 의해 주입도펀트중 저에너지의 도펀트는 차단되고 고에너지의 도펀트만 주입된다. 이로써, 상기 오프셋영역 A의 아랫부분에는 상대적으로 낮은 농도의 도핑영역(n- 또는 p-)이 형성되는데, 이러한 저농도의 도핑영역을 LDD영역(23b)이라 한다.
그 다음, 도 1g에 도시된 바와 같이, 상기 LDD영역(23b)의 형성 후, 니켈층(27)을 수십 Å의 두께로 증착한 후 퍼니스에서 600℃이하에서 열처리한다.
이어서, 도 1h에 도시된 바와 같이, 상기 열처리과정에서 도핑영역과 도핑되지 않은 영역에 걸쳐 결정화가 진행되어, 비정질실리콘층(23a)은 다결정실리콘층(28)으로 바뀌며, 특히 상기 도핑영역(23b)(23c)은 주입된 도펀트가 활성화되어 낮은 저항을 갖게 된다.
그 다음, 도 1i에 도시된 바와 같이, 상기 결정화과정이 완료된 후에 니켈층(270을 제거하고, 보호막(29)을 증착한다.
이어서, 도 1j에 도시된 바와 같이, 비아에칭을 진행하여 비아홀(30)을 형성한다.
그 다음, 도 1k에 도시된 바와 같이, 소오스/드레인전극층을 증착한후 패터닝하여 소오스/드레인전극(31)을 형성한다.
그러나, 종래의 MILC를 이용한 LTPS 박막트랜지스터의 제조공정은 그 비용이 저렴하고 균일성측면에서는 우수하지만, 니켈을 사용함으로써 채널영역에 발생하는 니켈오염을 피할 수 없다는 단점이 있다.
이러한 니켈이 과다하게 존재하는 경우, 누설전류의 증가 및 문턱전압의 상승등의 소자특성의 저하를 유발한다.
따라서, 니켈을 사용하는 MILC-LTPS 박막트랜지스터의 제조공정에서 니켈농도의 감소는 공정면에서 매우 중요하다. 하지만, 니켈의 두께가 수십Å이하이기 때문에 종래의 스퍼터공정에서 그 두께를 보다 얇게 제어하여 니켈의 유입되는 농도를 조절하는 것은 매우 어려운 일이다.
뿐만 아니라, 수십Å정도의 두께만으로 니켈을 증착하여도 소자특성을 크게 저하시킬 정도의 양이 된다는 점에서 니켈 불순물의 유입을 기존공정에서 제어한다는 것이 매우 어렵다는 것을 알 수 있다.
또한, 게이트 패턴후에 도핑을 하고 니켈을 소오스/드레인영역의 상부에 도포하여 열처리를 하면 니켈이 도포된 소오스/드레인 영역에서는 MIC에 의해 결정화가 일어나고, 계속하여 니켈이 도포되지 않은 활성영역까지 MILC에 의해 결정화가 진행되는 것이다
실제로, MILC에 필요한 니켈의 양은 문헌의 보고에 따르면 5E13∼1E18/cm3정도로 매우 작은 양이지만, 이 정도의 양을 니켈 스퍼터에 의해 제어하기는 매우 어렵기 때문에, 니켈 증착공정 및 MILC후 불필요하게 많은 니켈이 여전히 존재하게 되며, 이는 소자특성의 저하를 유발하는 문제점이 있다.
따라서, 본발명은 상기 종래기술의 제반문제점을 해결하기 위하여 안출한 것으로서, 금속유도 측면결정화에 의한 저온다결정실리콘 제조공정에 있어 니켈금속의 오염을 감소시킬 수 있는 박막트랜지스터의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1k는 종래기술에 따른 박막트랜지스터의 제조방법을 도시한 공정별 단면도 및 평면도.
도 2a 내지 도 2m은 본 발명에 따른 박막트랜지스터의 제조방법을 도시한 공정별 단면도 및 평면도.
도 3a 내지 도 3c는 MILC 결정화과정을 도시한 공정별 단면도 및 평면도.
도 4는 MILC 결정화과정을 거친 결정질의 미세구조를 보여주는 도 3c의 B를 확대한 사진.
도 5는 MILC 결정화과정과 결정질의 미세구조를 보여주는 사진.
도 6a 내지 도 6c는 비정질실리콘의 MILC 결정화과정 및 도펀트영역의 활성화 진행과정을 도시한 공정별 단면도.
(도면의 주요부분에 대한 부호설명)
210 : 유리기판220 : 버퍼층
230 : 비정질실리콘층230a : 비정질실리콘층 패턴
230a' : 채널영역230b, 230b' : LDD영역230c: 소오스/드레인영역240 : 게이트절연막
240a : 게이트절연막 패턴250 : 게이트전극
250a : 게이트전극 패턴270 : 니켈층290 : 보호막300 : 비아홀310 : 소오스/드레인전극
상기 목적을 달성하기 위한 본 발명은, 유리기판, 버퍼층 및 비정질실리콘층을 차례로 형성하는 단계; 상기 비정질실리콘층의 상부에 게이트절연막 및 게이트전극을 차례로 형성하는 단계; 상기 비정질실리콘층의 일부 영역에 소오스/드레인영역을 형성하고, 상기 비정질실리콘층의 나머지 영역에 LDD영역과 채널영역을 형성하는 단계; 상기 결과물의 전체상부에 니켈층을 형성하는 단계; 상기 니켈층이 상부에 형성된 상기 소오스/드레인영역을 제 1 열처리에 의해 결정화시키는 단계; 상기 니켈층을 식각하여 제거하는 단계; 및 상기 결정화된 소오스/드레인영역의 측면방향에 위치한 상기 LDD영역과 채널영역을 제 2 열처리에 의해 결정화시키는 단계를 포함하여 구성됨을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2m은 본 발명에 따른 박막트랜지스터의 제조방법을 도시한 공정별 단면도 및 평면도이다.
먼저, 도 2a에 도시된 바와 같이, 박막트랜지스터는 유리기판(210)으로부터의 불순물 유입을 막아주는 산화실리콘막인 버퍼층(220)을 유리기판(210) 상부에 증착한 후 상기 버퍼층(220)상부에 활성층인 비정질실리콘층(230)을 증착한다.
이어서, 도 2b에 도시된 바와 같이, 마스크를 사용하여 액티브층(활성층)인비정질실리콘층(230)을 패터닝하여 비정질실리콘층 패턴(230a)을 형성한다.
그 다음, 도 2c에 도시된 바와 같이, 상기 결과물의 상부에 게이트절연막(240)과 게이트전극(250)을 차례로 증착한다.
이어서, 도 2d 및 도 2e에 도시된 바와 같이, 게이트전극(250)과 게이트절연막(240)을 차례로 패터닝하여 게이트전극 패턴(250a)과 게이트절연막 패턴(240a)을 형성한다.
이때, 게이트절연막(240)의 패터닝은 통상적인 MILC-LTPS공정에서는 게이트전극패턴(250a)의 가장자리에서 약간 떨어 뜨려서 오프셋영역 A을 남겨둔 채 실시한다. 상기 오프셋영역 A은 후속공정인 도핑공정후 LDD영역(230b)의 형성시 필요하다.
이어서, 도 2f에 도시된 바와 같이, 게이트절연막 패턴(240a)을 형성한 후 소정의 도핑조건으로 도펀트를 주입한다. 이때, 상기 도펀트주입은 고에너지 및 저농도의 제 1 주입단계와 저에너지 및 고농도의 제 2 주입단계의 두 단계로 진행한다.
이러한 제 1 및 제 2 주입단계가 완료되면, 게이트절연막 패턴(240a)이 덮고 있지 않은 비정질실리콘영역에는 높은 농도의 도펀트(n+ 또는 p+)가 주입된 상태로 되며, 오프셋영역 A의 아랫부분에는 오프셋영역 A을 형성하는 게이트절연막 패턴(240a)에 의해 주입도펀트중 저에너지의 도펀트는 차단되고 고에너지의 도펀트만 주입된다. 이로써, 상기 오프셋영역 A의 아랫부분에는 상대적으로 낮은 농도의 도핑영역(n- 또는 p-)이 형성되는데, 이러한 저농도의 도핑영역을 LDD영역(230b)이라 한다.
그 다음, 도 2g에 도시된 바와 같이, 상기 LDD영역(230b)을 형성한 후, 니켈층(270)을 수십 Å의 두께로 증착한 후 퍼니스에서 500℃이하에서 열처리한다.
이어서, 도 2h에 도시된 바와 같이, 1차 열처리를 수행한 후 소오스/드레인영역(230c)에 부분적으로 결정화를 진행시킨다.
즉, 500℃이하의 1차 열처리를 수행하더라도 NiSi2가 형성되고 이러한 NiSi2가 결정화에 중요역할을 하기 때문에 1차 열처리만 수행해도 이미 전체 비정질실리콘 박막의 결정화에 필요한 요소는 준비된 것이다.
상기 1차 열처리에 의한 결정화 후 소오스/드레인영역(230c)에는 NiSi2와 NiSi2로 부터 일부 자라난 결정성실리콘(c-Si)이 존재한다.
그 다음, 도 2i에 도시된 바와 같이, 소자전체에 덮여져 있는 니켈층(270)을 습식 또는 건식 식각공정을 통해 제거한다.
이어서, 도 2j에 도시된 바와 같이, 고농도로 도핑된 비정질실리콘층상에 형성된 니켈층(270)에 의해 1차 열처리시 우선적으로 이러한 도핑영역(230c)에서 결정화가 일어나고, 이러한 도핑영역의 결정화과정에서 주입 도펀트의 활성화가 동시에 이루어져 실질적으로 낮은 저항을 갖는 n+ 또는 p+ 영역(230c) 및 LDD영역(230b')이 완성되며, 계속된 측면결정화에 의해 채널영역(230a')까지 결정화가 진행된다.
즉, 니켈이 완전히 제거되더라도, 소오스/드레인영역(230c)에는 NiSi2가 이미 형성되어 있기 때문에 그 후속공정인 2차 열처리공정시 결정화는 계속 진행된다. 이렇게 하면 결정화에 필요한 최소의 니켈만으로 MILC를 진행하고 동시에 불필요한 니켈에 의해 채널영역이 오염되는 것을 방지할 수 있다.
그 다음, 도 2k에 도시된 바와 같이, 상기 결정화과정이 완료된 후에 보호막(290)을 증착한다.
이어서, 도 2l에 도시된 바와 같이, 비아에칭을 진행하여 소오스/드레인영역(230c)을 노출시키는 비아홀(300)을 형성한다.
그 다음, 도 2m에 도시된 바와 같이, 소오스/드레인전극층을 증착한후 패터닝하여 소오스/드레인전극(310)을 형성한다.
이하에서는, MIC 및 MILC 결정화과정을 상세히 설명한다.
도 3a 내지 도 3c 및 도 4는 MIC 및 MILC 결정화과정을 도시한 공정별 단면도 및 평면도이며, 도 4는 결정화과정 후의 결정질의 미세구조를 보여주는 도 3c의 B를 확대한 사진이고, 도 5는 MILC 결정화과정 및 결정질의 미세구조를 보여주는 사진이다.
도 3a 내지 도 3c에 도시된 바와 같이, 비정질실리콘층의 일부(230c)에만 니켈을 증착하고 열처리를 하면, 니켈이 증착된 부분(230c)은 484℃이상에서 니켈(Ni)과 실리콘(Si)이 반응하여 NiSi2를 형성하고, 이러한 NiSi2를 씨드로 하여 결정화가 진행된다.
상기 니켈 증착부분(230c)에서는 높은 밀도의 NiSi2로 부터 결정화가 MIC에의해 진행되기 때문에 결정립 크기가 작아 미세한 폴리실리콘구조를 가지게 되며, 이러한 니켈 증착부분(230c)이 MIC영역(230c)에 해당한다.
상기 니켈 증착부분(230c)의 결정화가 완료되면, 상기 MIC 영역(230c)의 일부 결정립들은 니켈이 증착되지 않은 방향으로 측면성장을 진행하여 MILC가 일어난다.
이때, MILC가 진행되는 양상은, 도 5에 도시된 바와 같이 성장앞단에 존재하는 NiSi2가 비정질실리콘영역(230b)(230c)으로 이동함과 동시에 이동하는 반대영역(즉, 성장뒷단)에 결정성실리콘 영역을 남기면서 결정화가 진행되는 것이다.
도 6a 내지 도 6c는 비정질실리콘의 MILC 결정화과정 및 도펀트영역의 활성화 진행과정을 도시한 공정별 단면도이다.
먼저, 도 6a에 도시된 바와 같이, 비정질실리콘층(230c) 위에 니켈층(270)을 국부적으로 증착하고, 400℃이상의 온도에서 열처리를 수행한다.
이러한 열처리에 의해, 도 6b 및 도 6c에 도시된 바와 같이, 상기 니켈층이 증착된 영역(230c)에서 니켈에 의한 결정화가 우선적으로 일어나고, 이후 결정화는 니켈층(270) 하부의 결정립들이 니켈이 도포되지 않은 영역(230b)(230c)으로 측면성장하여 진행된다.
상술한 바와 같이, 본 발명은 MILC-LTPS 박막트랜지스터를 제작함에 있어 니켈의 오염을 최소화하여 소자특성저하를 막을 수 있어 보다 우수한 박막트랜지스터 성능을 기대할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (8)
- 투명성 절연기판상에 버퍼층 및 비정질실리콘층을 차례로 형성하는 단계;상기 비정질실리콘층의 상부에 게이트절연막 및 게이트전극을 차례로 형성하는 단계;상기 비정질실리콘층의 일부 영역에 소오스/드레인영역을 형성하고, 상기 비정질실리콘층의 나머지 영역에 LDD영역과 채널영역을 형성하는 단계;상기 결과물의 전체상부에 니켈층을 형성하는 단계;상기 니켈층과 접촉하고 있는 상기 소오스/드레인영역을 제 1 열처리에 의해 결정화시키는 단계;상기 니켈층을 제거하는 단계; 및상기 결정화된 소오스/드레인영역의 측면방향에 위치한 상기 LDD영역과 채널영역을 제 2 열처리에 의해 결정화시키는 단계를 포함하여 구성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 2 열처리에 의해 비정질실리콘층이 다결정실리콘층으로 바뀌고, 주입된 도펀트가 활성화되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 니켈층은 습식 또는 건식식각에 의해 제거되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인영역 및 상기 채널영역의 니켈농도는 5E13/cm3내지 1E18/cm3범위내 인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 게이트절연막의 에지와 상기 게이트전극의 에지 사이에 오프셋영역을 형성하는 단계를 추가로 포함하여 구성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 5 항에 있어서, 상기 오프셋 영역이 0.5 내지 3 ㎛ 크기인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인 전극은 LDD영역을 갖는 비정질실리콘층의 상부에 형성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 LDD영역은 상기 오프셋영역의 아랫부분에 형성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
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| KR19980063913A (ko) * | 1996-12-09 | 1998-10-07 | 야마자끼순페이 | 액티브 매트릭스 표시장치 및 그 제조방법 |
| KR20020057382A (ko) * | 2001-01-04 | 2002-07-11 | 주승기 | 반도체 소자 제조 방법 및 장치 |
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2002
- 2002-11-06 KR KR1020020068505A patent/KR20040040158A/ko not_active Application Discontinuation
Patent Citations (2)
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| KR20020057382A (ko) * | 2001-01-04 | 2002-07-11 | 주승기 | 반도체 소자 제조 방법 및 장치 |
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