KR100699814B1 - Semiconductor epitaxial wafer having controlled defect distribution and method of manufacturing the same - Google Patents
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Abstract
화이트결함이 현저히 감소될 수 있는 반도체 에피택셜 웨이퍼 및 그 제조방법이 개시된다. 본 발명의 에피택셜 웨이퍼는, 그 표면으로부터 일정 깊이의 표면영역은 결정결함이 없는 디누드존이 형성되며, 디누드존을 제외한 벌크부분은 게더링영역이 형성된 반도체 웨이퍼 기판 및 상기 반도체 웨이퍼 기판의 상부면에 형성된 에피택셜층을 포함한다.A semiconductor epitaxial wafer and a method of manufacturing the same are disclosed in which white defects can be significantly reduced. In the epitaxial wafer of the present invention, a surface area of a predetermined depth is formed from the surface of the semiconductor wafer substrate having a denude zone free of crystal defects, and the bulk portion except the denude zone has a gathering area formed thereon and an upper portion of the semiconductor wafer substrate. And an epitaxial layer formed on the surface.
산소석출물, 잉곳, 에피택셜층, 질소, 급속열처리Oxygen precipitate, ingot, epitaxial layer, nitrogen, rapid heat treatment
Description
도 1은 본 발명의 일 실시예에 따른 반도체 에피택셜 웨이퍼의 제조과정을 나타내는 공정순서도이다.1 is a process flowchart showing a process of manufacturing a semiconductor epitaxial wafer according to an embodiment of the present invention.
도 2는 본 발명의 제1 실시예에 따라 제조된 반도체 에피택셜 웨이퍼의 개략적인 단면도이다.2 is a schematic cross-sectional view of a semiconductor epitaxial wafer manufactured in accordance with a first embodiment of the present invention.
도 3은 본 발명의 제2 실시예에 따라 제조된 반도체 에피택셜 웨이퍼의 개략적인 단면도이다.3 is a schematic cross-sectional view of a semiconductor epitaxial wafer manufactured in accordance with a second embodiment of the present invention.
도 4 내지 도 6은 본 발명의 실시예들에 따라 제조된 웨이퍼 기판과 종래의 일반적인 웨이퍼 기판을 사용하여 제작된 에피택셜 웨이퍼에 대한 수율을 평가한 그래프들이다.4 to 6 are graphs evaluating the yields of the wafer substrate manufactured according to the embodiments of the present invention and the epitaxial wafer manufactured using a conventional general wafer substrate.
※도면의 주요 부분에 대한 부호의 설명※ Explanation of code for main part of drawing
10, 20 ; 웨이퍼 기판 12, 22 ; 게더링영역10, 20;
14a, 14b, 24a, 24b ; 디누드존 16, 26 ; 에피택셜층14a, 14b, 24a, 24b; Dinude
본 발명은 제어된 결함분포를 갖는 반도체 에피택셜 웨이퍼 및 그의 제조방법에 관한 것이며, 보다 구체적으로는 웨이퍼 기판의 표면부근에 결정결함을 제어한 후 에피택셜층을 형성시킨 전하결합소자(Charge Coupled Device;CCD)용 에피택셜 웨이퍼에 관한 것이다.BACKGROUND OF THE
전하결합소자는 조밀하게 연결된 MOS 커패시터로 구성되며, 이 커패시터에는 전하가 저장되고 어떠한 기능을 수행하기 위해 전하가 한쪽에서 다른 쪽으로 전달된다. 그 기본적인 동작원리는 여러 소자의 구조와 기술에 따라 각기 다르며, 가장 중요한 응용분야는 빛에 의한 영상을 전기적 신호로 변환시키는 텔레비젼 카메라이며, 다른 사용가능한 기능은 디지털 및 아날로그 기능과 신호처리, 아날로그 계산등이 있다.A charge-coupled device consists of a tightly coupled MOS capacitor, which stores charge and transfers charge from one side to the other to perform some function. The basic operation principle is different depending on the structure and technology of the various elements, the most important application is a television camera that converts the image of light into an electrical signal, and other available functions are digital and analog functions, signal processing, analog calculation Etc.
이때 전하결합소자용으로 사용되는 웨이퍼는 연마된 N형 기판에 에피택셜층을 성장시킨 것을 주로 사용한다. 그러나, 이러한 종래의 일반적인 웨이퍼를 사용하는 경우 전하결합소자에 치명적인 화이트결함(white defect)이 많이 발생하며, 이는 전하결합소자의 수율저하의 주요인이 되고 있다.At this time, the wafer used for the charge coupling device is mainly used to grow an epitaxial layer on the polished N-type substrate. However, in the case of using such a conventional wafer, a lot of fatal white defects occur in the charge coupling device, which is a major cause of yield reduction of the charge coupling device.
이러한 화이트결함은 그 발생되는 원인에 따라 COP(Crystal Originated Precipitate)로부터 유발된 화이트결함, 벌크 적층결함(Bulk stacking fault)으로부터 유발된 화이트결함, 금속불순물(metallic impurity)로부터 유발된 화이트결함등이 있다. Such white defects may include white defects caused by Crystal Originated Precipitate (COP), white defects caused by bulk stacking fault, and white defects caused by metallic impurity. .
이러한 것들은 모두 웨이퍼의 기판 자체와 관련된 결함으로써, 이러한 결함 요인들을 원초적으로 제거함으로써, 양호한 에피택셜 웨이퍼를 형성하여 전하결합소자의 수율향상을 꾀할 필요가 있다.All of these defects are related to the wafer substrate itself, and thus, by eliminating these defects inherently, it is necessary to form a good epitaxial wafer to improve the yield of the charge coupling device.
본 발명의 목적은, 에피택셜 웨이퍼의 기판 표면 근방에 디누드존이 충분히 확보되어 있으며 동시에 웨이퍼 기판의 벌크영역 내에서 충분한 게더링 효과를 갖는 게더링영역이 형성되도록 제어된 결함 분포를 갖는 반도체 에피택셜 웨이퍼 및 그 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor epitaxial wafer having a defect distribution controlled such that a sufficient denude zone is secured in the vicinity of the substrate surface of the epitaxial wafer and at the same time a gathering region having a sufficient gathering effect is formed in the bulk region of the wafer substrate. And to provide a method for producing the same.
상기 본 발명의 목적을 달성하기 위한 본 발명에 따른 반도체 에피택셜 웨이퍼는, 그 표면으로부터 일정 깊이의 표면영역은 결정결함이 없는 디누드존이 형성되며, 디누드존을 제외한 벌크부분은 게더링영역이 형성된 반도체 웨이퍼 기판 및상기 반도체 웨이퍼 기판의 상부면에 형성된 에피택셜층을 포함한다.In the semiconductor epitaxial wafer according to the present invention for achieving the object of the present invention, a surface area of a predetermined depth from the surface is formed a denude zone without crystal defects, the bulk portion except the dinude zone is a gathering region And an epitaxial layer formed on an upper surface of the semiconductor wafer substrate.
상기 반도체 웨이퍼 기판의 디누드존의 분포는 기판의 수직방향으로 대칭적으로 형성될 수 있으며, 상기 디누드존의 깊이는 웨이퍼 기판의 표면으로부터 20㎛ 내지 40㎛의 범위, 바람직하게는 웨이퍼 기판의 표면으로부터 35㎛의 부근까지 확보될 수 있다.The distribution of the denude zone of the semiconductor wafer substrate may be symmetrically formed in the vertical direction of the substrate, and the depth of the denude zone is in the range of 20 μm to 40 μm from the surface of the wafer substrate, preferably of the wafer substrate. It can be ensured up to around 35 mu m from the surface.
상기 웨이퍼 기판의 디누드존에는 COP(Crystal Originated Precipitates)가 존재하지 않은 반면에 상기 게더링영역에는 COP가 더 많이 존재할 수 있으며, 상기 에피택셜층의 두께는 10 내지 20㎛ 정도로 형성될 수 있다.While no COP (Crystal Originated Precipitates) is present in the denude zone of the wafer substrate, more COP may be present in the gathering region, and the thickness of the epitaxial layer may be about 10 to 20 μm.
한편, 상기 본 발명의 목적을 달성하기 위한 본 발명에 따른 반도체 에피택 셜 웨이퍼의 제조방법은, 단결정 성장된 잉곳을 웨이퍼 기판 형상으로 슬라이싱하는 단계, 상기 슬라이싱된 웨이퍼 기판을 질소분위기 하에서 급속열처리를 수행하는 단계, 상기 웨이퍼 기판의 표면을 세정하는 단계 및 상기 웨이퍼 기판의 표면상에 에피택셜층을 성장시키는 단계를 포함한다.On the other hand, the method for manufacturing a semiconductor epitaxial wafer according to the present invention for achieving the object of the present invention, the step of slicing a single crystal grown ingot in the shape of a wafer substrate, the rapid heat treatment of the sliced wafer substrate under nitrogen atmosphere Performing a step of cleaning the surface of the wafer substrate and growing an epitaxial layer on the surface of the wafer substrate.
상기 급속열처리 단계는 적어도 1150℃ 이상의 온도에서 수행하며, 적어도 5초 이상의 시간 동안 수행하는 것이 바람직하며, 상기 급속열처리 단계는 웨이퍼의 웨이퍼링과정의 도너킬링공정 단계에서 수행된다.The rapid heat treatment step is performed at a temperature of at least 1150 ℃, preferably for at least 5 seconds or more, the rapid heat treatment step is performed in the donor killing process step of the wafer wafering process.
본 발명에 따르면, 웨이퍼 기판의 표면에서 질소가스 분위기하에서 급속 열처리를 수행하기 때문에 웨이퍼 기판의 표면영역에 COP 결함이 존재하지 않는 디누드존이 충분히 확보될 수 있을 뿐더러 표면의 금속오염물을 제거시킬 수 있는 인트린식 게더링영역이 웨이퍼 기판의 벌크영역에 충분히 확보되어 후속되는 에피택셜층이 양호하게 형성될 수 있다. According to the present invention, since the rapid heat treatment is performed on the surface of the wafer substrate under a nitrogen gas atmosphere, the denude zone in which the COP defect does not exist in the surface region of the wafer substrate can be sufficiently secured and the metal contaminants on the surface can be removed. An intrinsic gathered region is sufficiently secured in the bulk region of the wafer substrate so that a subsequent epitaxial layer can be formed well.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명한다. 이하의 실시예는 본 발명의 원리를 당업자가 가장 쉽게 이해하고 실시할 수 있도록 제시한 단순한 예시에 불과하며, 본 발명의 권리범위를 한정하는 것으로 해석되어서는 아니된다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following examples are merely examples presented to enable those skilled in the art to easily understand and implement the principles of the present invention, and should not be construed as limiting the scope of the present invention.
도 1은 본 발명의 일 실시예에 따른 반도체 에피택셜 웨이퍼의 제조과정을 나타내는 공정순서도이다.1 is a process flowchart showing a process of manufacturing a semiconductor epitaxial wafer according to an embodiment of the present invention.
먼저, 도 1에서 단결정 잉곳 성장단계를 살펴보면, 일반적으로, 반도체소자를 제작하기 위한 출발물질인 단결정 실리콘은 일반적으로 초크랄스키 (Czochralski;CZ)법이라고 불리는 결정성장법에 의해 원통상의 잉곳으로 형성된다. 상기 초크랄스키법은 실리콘 용융물내에 단결정의 시드결정을 접촉시킨 후 천천히 인상시키면서 결정성장을 수행하는 것으로서, 실리콘 용융물은 쿼츠 도가니내에 수용되어 있기 때문에 여러가지 불순물, 주로 산소가 함께 포함되어 있다. 실리콘 용융물의 온도에서는 산소가, 용융물의 온도에 해당하는 실리콘내의 산소의 용해도(Solubility)와 고상화된 실리콘내에서의 산소의 실분리계수(actual segregation coefficient)에 의해 결정되는 농도에 이르기까지 결정격자 내로 침투한다. 이렇게 결정성장과정에서 실리콘 잉곳에 침투된 산소의 농도는 후속되는 집적회로의 제작시의 전형적인 온도에서 이 온도에 해당하는 고상 실리콘내의 산소 용해도보다 훨씬 크다. 한편 결정이 성장되고 냉각됨에 따라 결정내의 산소의 용해도는 급격히 감소하게 되어, 결과적으로 냉각된 잉곳내에는 산소가 과포화되어 있으며, 이들은 디-디펙트(D-defect)라고 불리는 보이드 형태의 결정결함을 잉곳내에 형성시킨다.First, referring to the single crystal ingot growth step in FIG. 1, in general, single crystal silicon, which is a starting material for fabricating a semiconductor device, is generally formed into a cylindrical ingot by a crystal growth method called Czochralski (CZ) method. Is formed. The Czochralski method performs crystal growth while contacting a single crystal seed crystal in a silicon melt and slowly pulling it. Since the silicon melt is accommodated in a quartz crucible, various impurities, mainly oxygen, are included together. At the temperature of the silicon melt, the crystal lattice until oxygen reaches a concentration determined by the solubility of oxygen in the silicon corresponding to the temperature of the melt and the actual segregation coefficient of oxygen in the solidified silicon. Penetrate into The concentration of oxygen infiltrated into the silicon ingot during the crystal growth process is much higher than the oxygen solubility in the solid silicon corresponding to this temperature at the typical temperature in the fabrication of subsequent integrated circuits. On the other hand, as the crystal grows and cools, the solubility of oxygen in the crystal decreases rapidly, resulting in supersaturation of oxygen in the cooled ingot, which leads to a void-type crystal defect called D-defect. Form in the ingot.
이러한 디-디펙트는 후속되는 잉곳의 슬라이싱, 폴리싱, 세정등의 웨이퍼링과정을 거쳐 웨이퍼의 표면에 {111}면을 가진 피트형태의 COP(Crystal Originated Particle)를 유발하며, 이들은 후속되는 집적회로 소자의 제작과정에서 반복적으로 수행되는 세정 및 산화 공정등에 의해 그 크기가 커지고, 숫자가 급격히 증가하게 된다. 이러한 웨이퍼 표면의 COP가 반도체소자의 액티브영역, 예를 들어 일반적인 모스(MOS) 트랜지스터의 단면구조에서 실리콘기판의 표면 근방에 형성된 소오스영역과 드레인영역 사이의 채널영역내에 존재하게 되면, 게이트전극과 실리콘기판과 의 전기적 절연을 유지하는 게이트 절연막의 절연파괴와 메모리소자에서의 리프레시특성을 열화시키게 된다. 또한 이러한 웨이퍼 표면의 COP가 반도체소자의 액티브영역들을 분리해주는 필드산화막내에 존재하면 이온주입공정시 주입되는 불순물 이온이 필드산화막 하부의 벌크영역까지 침투하여 채널링에 의한 소자분리 불량을 유발하게 된다. These de-defects result in a pit-shaped Crystal Originated Particle (COP) with {111} planes on the surface of the wafer through subsequent ingot slicing, polishing, and cleaning processes, which are subsequently integrated circuits. Due to the cleaning and oxidation processes that are repeatedly performed in the manufacturing process of the device, its size increases and the number increases rapidly. When the COP on the wafer surface is present in the channel region between the source region and the drain region formed near the surface of the silicon substrate in the active region of the semiconductor device, for example, in the cross-sectional structure of a typical MOS transistor, the gate electrode and the silicon The dielectric breakdown of the gate insulating film that maintains electrical insulation with the substrate and the refresh characteristics of the memory device are degraded. In addition, if the COP on the wafer surface is present in the field oxide film that separates the active regions of the semiconductor device, impurity ions implanted during the ion implantation process penetrate into the bulk region under the field oxide film and cause device separation defects due to channeling.
한편, 후속되는 열처리에 의해 웨이퍼의 벌크영역에 형성되는 디-디펙트에 의한 산소석출물은 리키지 소오스로도 작용하지만 후속되는 반도체소자의 제작과정에서 원하지 않는 금속 불순물들을 트랩할 수 있는 인트린식 게더링(Intrinsic Gettering) 사이트로서도 역할을 한다. 따라서 잉곳내에 산소농도가 충분히 높으면 인트린식 게더링 사이트인 산소석출물의 량이 많아져 게더링 능력이 높아지지만, 산소농도가 충분하지 않으면 산소석출물이 형성되지 않아 게더링 능력이 없어지게 된다. 따라서, 웨이퍼의 벌크영역내에는 적정량의 산소석출물이 분포되도록 잉곳내에 적정한 정도의 산소가 존재하도록 조절될 필요성이 존재하게 된다.On the other hand, oxygen precipitates by de-defect formed in the bulk region of the wafer by subsequent heat treatment also act as liquid source, but intrinsic gathering which can trap unwanted metal impurities in the subsequent fabrication of semiconductor devices. It also serves as an (Intrinsic Gettering) site. Therefore, if the oxygen concentration in the ingot is sufficiently high, the amount of oxygen precipitates, which are intrinsic gathering sites, increases, and the gathering ability is increased. However, if the oxygen concentration is not sufficient, the oxygen precipitates are not formed, and thus the gathering ability is lost. Therefore, there is a need to be adjusted so that an appropriate amount of oxygen exists in the ingot so that an appropriate amount of oxygen precipitates are distributed in the bulk region of the wafer.
한편, 이러한 적절히 제어된 결함분포를 갖기 위하여 단결정 잉곳 성장단계가 정밀하게 제어될 필요가 있으며, 웨이퍼내에서의 결함의 분포나 결함의 함유량은 잉곳의 성장속도와 매우 밀접한 관련이 있으며, 본 실시예에서는 잉곳의 인상속도가 1.0mm/min 이상이 되도록 제어하였다.On the other hand, in order to have such a properly controlled defect distribution, it is necessary to precisely control the single crystal ingot growth step, and the distribution of defects or the content of defects in the wafer are closely related to the growth rate of the ingot. In the control, the pulling speed of the ingot was controlled to be 1.0 mm / min or more.
다음으로 도 1에서 슬라이싱 및 에지 폴리싱 단계는 단결정 성장된 잉곳을 웨이퍼의 형상으로 절단하고 가장자리 부분을 연마하는 일반적인 공정을 나타낸다.Next, the slicing and edge polishing steps in FIG. 1 represent a general process of cutting the single crystal grown ingot into the shape of a wafer and polishing the edge portion.
이어서, 도 1에서 도너 킬링(donor killing) 공정을 수행하게 된다. 일반적 으로 도너킬링이라함은 실리콘 잉곳속에 포함된 산소가 후속되는 반도체소자의 제작과정에서 이온의 형태로 존재하여 이온주입된 불순물에 대하여 도너역할을 할 수 있기 때문에 이를 방지하기 위하여 미리 웨이퍼링과정에서 열처리를 수행하여 산소석출물로 만들어주는 과정이라 할 수 있으며, 통상적으로 RTA 장비에서 700℃에서 30초 이상 실시한다.Subsequently, a donor killing process is performed in FIG. 1. In general, donor killing is in the form of ions in the fabrication process of a semiconductor device followed by oxygen contained in a silicon ingot, and thus may act as a donor for impurities implanted in the wafer in order to prevent this. It can be referred to as a process of making an oxygen precipitate by performing a heat treatment, typically is carried out for 30 seconds or more at 700 ℃ in RTA equipment.
본 실시예에서 수행되는 RTA(Rapid Thermal Annealing) 장비는 통상의 상업화된 것을 사용할 수 있으며, 이하 RTA 장비내에서의 통상적인 도너킬링 공정과 구별되는 본 발명에 의한 급속 열처리과정을 살펴본다, 먼저, 본 발명의 적용대상이 되는 실리콘 웨이퍼 기판을, 질소가스 분위기하에서 일정한 온도로 유지되는 RTA 장비에 로딩하여 대기시킨다. 이어서, RTA 장비내의 온도를, 예를 들어 1150℃까지 일정한 비율로 급상승시킨다. 이어서, 동 온도에서 적어도 5초이상 유지시킨 후, 온도를 대기상태의 온도까지 급냉시킨 후, 웨이퍼를 언로딩한다. Rapid Thermal Annealing (RTA) equipment carried out in this embodiment may be a commercially available one, and looks at the rapid heat treatment process according to the present invention is distinguished from the conventional donor killing process in the RTA equipment, first, The silicon wafer substrate to which the present invention is applied is loaded into an RTA apparatus maintained at a constant temperature in a nitrogen gas atmosphere, and allowed to stand by. Subsequently, the temperature in the RTA equipment is rapidly raised to a constant rate, for example, up to 1150 ° C. Subsequently, after maintaining at the same temperature for at least 5 seconds or more, the temperature is quenched to the temperature of the atmospheric state, and then the wafer is unloaded.
다음으로, 도 1에서와 같이 급속 열처리공정을 수행한 웨이퍼의 표면을 폴리싱 및 세정하여 웨이퍼 기판을 완성시킨다.Next, as illustrated in FIG. 1, the surface of the wafer subjected to the rapid heat treatment process is polished and cleaned to complete the wafer substrate.
후속하여, 도 1에서와 같이 웨이퍼 기판의 전면에 통상의 방법에 의해 에피택셜층을 성장시킨 후 표면을 최종세정하여 에피택셜 웨이퍼의 형성을 완료한다. 본 실시예에서 상기 에피택셜층의 두께는 10 내지 20㎛, 바람직하게는 15㎛의 두께로 형성하였다.Subsequently, an epitaxial layer is grown on a front surface of the wafer substrate by a conventional method as shown in FIG. 1, and the surface is finally cleaned to complete formation of the epitaxial wafer. In this embodiment, the thickness of the epitaxial layer is formed to a thickness of 10 to 20㎛, preferably 15㎛.
도 2는 본 발명의 제1 실시예에 따라 제조된 반도체 에피택셜 웨이퍼의 개략적인 단면도이며, 도 3은 본 발명의 제2 실시예에 따라 제조된 반도체 에피택셜 웨 이퍼의 개략적인 단면도이다.FIG. 2 is a schematic cross-sectional view of a semiconductor epitaxial wafer manufactured according to the first embodiment of the present invention, and FIG. 3 is a schematic cross-sectional view of a semiconductor epitaxial wafer manufactured according to the second embodiment of the present invention.
도 2를 참조하면, 웨이퍼 기판(10)의 벌크영역인 중심부에 인트린식 게더링영역(12)이 형성되어 있으며, 웨이퍼 기판(10)의 표면 근방에는 COP 결함이 없는 디누드존(14a, 14b)이 웨이퍼 기판(10)의 수직축에 대하여 전면 및 후면에 대칭적으로 형성되며, 웨이퍼 기판(10)의 표면상에는 에피택셜층(16)이 형성되어 있다. Referring to FIG. 2,
도 2에 도시된 웨이퍼 기판(10)은 도 1의 도너 킬링공정에서 급속 열처리를 수행함으로써 얻어진 것으로써, 질소 분위기하에서, 온도 1250℃에서 10초간 수행된 것이다. The
도 3을 참조하면, 도 2와 유사하게 웨이퍼 기판(20)의 벌크영역인 중심부에 인트린식 게더링영역(22)이 형성되어 있으며, 웨이퍼 기판(20)의 표면 근방에는 COP 결함이 없는 디누드존(24a, 24b)이 웨이퍼 기판(20)의 수직축에 대하여 대칭적으로 형성되며, 웨이퍼 기판(20)의 표면상에는 에피택셜층(26)이 형성되어 있다. Referring to FIG. 3, similar to FIG. 2, an
도 3에 도시된 웨이퍼 기판(20)은 도 1의 도너 킬링공정에서 급속 열처리를 수행함으로써 얻어진 것으로써, 질소 분위기하에서, 온도 1200℃에서 30초간 수행된 것이다. The
한편, 본 발명에 의한 급속 열처리공정을 적용하여 도 2 및 도 3에서와 같은 제어된 결함분포를 갖는 실리콘 웨이퍼가 될 수 있는 웨이퍼의 형태는 크게 3가지로 대별할 수 있다. 이는 전술한 도 1의 단결정 잉곳 성장단계에서 도가니내의 온도조건과 시드결정의 인상속도를 제어하여 형성될 수 있다. 이러한 웨이퍼의 형태는, 웨이퍼의 반경방향의 전체에 걸쳐 인터스티셜 집괴(interstitial agglomerate) 및 베이컨시 집괴(vacancy agglomerate)가 형성되지 않는 무결함의 웨이퍼, 베이컨시 집괴가 웨이퍼의 중심부로부터 일정한 반경내의 베이컨시-리치(vacancy-rich)영역에만 형성되어 있으며 베이컨시-리치영역의 외측에는 인터스티셜집괴 및 베이컨시집괴가 존재하지 않는 웨이퍼, 웨이퍼의 전체에 걸쳐 인터스티셜 집괴는 존재하지 않고 베이컨시 집괴만 존재하는 웨이퍼가 본 발명의 급속 열처리공정의 대상이라 할 수 있다. 그러나, 본 발명의 적용대상이 될 수 있는 웨이퍼는 반드시 이에 한정되는 것은 아니며, 본 발명의 원리가 적용될 수 있는 것은 모두 포함될 수 있다. On the other hand, by applying the rapid heat treatment process according to the present invention can be roughly divided into three types of wafer that can be a silicon wafer having a controlled defect distribution as shown in FIG. This may be formed by controlling the temperature conditions in the crucible and the pulling rate of the seed crystal in the single crystal ingot growth step described above. This type of wafer is a flawless wafer, in which no interstitial agglomerate and vacancy agglomerate are formed over the entire radial direction of the wafer, and bacon at a constant radius from the center of the wafer. Wafers that are formed only in the vacancy-rich region and do not have interstitial and baconic aggregates on the outside of the vacancy-rich region. Wafers in which only agglomerates exist can be said to be the objects of the rapid heat treatment process of the present invention. However, the wafer that can be applied to the present invention is not necessarily limited thereto, and any wafer to which the principles of the present invention can be applied may be included.
도 4 내지 도 6은 본 발명의 실시예에 따라 제조된 웨이퍼를 기판으로 한 에피택셜 웨이퍼와 종래의 일반적인 웨이퍼를 기판으로 한 에피택셜 웨이퍼에 대한 수율을 평가한 그래프들이다. 4 to 6 are graphs for evaluating the yields of epitaxial wafers based on wafers prepared according to embodiments of the present invention and epitaxial wafers based on conventional wafers.
도 4 내지 도 6으로부터 가로축은 각기 DK의 크기(mV)를 나타낸 것이며, 세로축은 통과율(%)을 각기 나타낸다. 특히 도 4는 칩내에 화이트결함이 1개인 경우에 대한 데이터이며, 도 5는 화이트결함이 5개인 경우이고 도 6은 화이트결함이 17개에 대한 결과 그래프이다. 각 그래프로부터 지시번호 "2"와 "4"는 종래의 일반적인 웨이퍼를 기판으로 사용하여 제작된 에피택셜 웨이퍼에 대한 경우이며, 지시번호 "1"과 "3"은 본 발명의 실시예에 따라 제조된 웨이퍼를 기판으로 사용하여 제작된 에피택셜 웨이퍼에 대한 것이다. 각 도면에서는 각기 2 런씩 투입한 결과이며, 각 도면으로부터 본 발명에 따른 웨이퍼의 수율이 매우 개선되었음을 알 수 있다.4 to 6, the horizontal axis represents the size (mV) of the DK, respectively, and the vertical axis represents the pass rate (%), respectively. In particular, FIG. 4 shows data for one white defect in a chip, FIG. 5 shows five white defects, and FIG. 6 shows a graph of 17 white defects. In each graph, reference numerals "2" and "4" refer to an epitaxial wafer fabricated using a conventional wafer as a substrate, and reference numerals "1" and "3" are manufactured according to an embodiment of the present invention. To an epitaxial wafer fabricated using the prepared wafer as a substrate. In each drawing, two runs each were added, and it can be seen from the drawings that the yield of the wafer according to the present invention was greatly improved.
이와 같이, 수율이 개선된 것은 전하결합소자용 에피택셜 웨이퍼가 금속오염 에 매우 취약하기 때문에 웨이퍼링 과정에서 금속오염을 제거하기 위해 웨이퍼 기판의 벌크영역에 금속오염을 제거하기 위한 인트린식 게더링영역을 형성해준 결과이며, 또한 에피택셜층과 접촉하는 웨이퍼 기판의 표면근방에 COP가 존재하지 않는 디누드존을 형성시켜준 결과라고 할 수 있다. As such, the improved yield is due to the fact that the epitaxial wafers for charge-coupled devices are very susceptible to metal contamination. It is a result of the formation, and it can be said that the result of forming the denude zone in which COP does not exist near the surface of the wafer substrate which is in contact with the epitaxial layer.
이상에서 설명한 실시예는 본 발명의 사상을 단순히 예시한 것이며, 본 발명의 사상이 미치는 범위내에서 다양한 변형 실시, 특히 급속 열처리공정의 온도, 시간, 냉각속도 등이 다양하게 설정될 수 있음은 물론이다.The embodiments described above merely illustrate the idea of the present invention, and various modifications within the scope of the idea of the present invention, in particular, the temperature, time, cooling rate, etc. of the rapid heat treatment process may be variously set. to be.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 웨이퍼 기판의 표면 근방에 디누드존이 충분히 확보되어 있으며 동시에 웨이퍼 기판의 벌크영역 내에서 충분한 게더링 효과를 갖는 게더링영역이 분포된 실리콘 웨이퍼 기판을 형성할 수 있기 때문에 후속되는 에피택셜층 형성시 적층결함이나 힐록등의 발생이 감소되며, 화이트결함이 현저히 줄어들게 되어 전하결합소자용 에피택셜 웨이퍼의 수율이 현저히 향상되었다.As described above, according to the present invention, it is possible to form a silicon wafer substrate in which a denude zone is sufficiently secured near the surface of the wafer substrate, and at the same time, a gathering region having a sufficient gathering effect is distributed in the bulk region of the wafer substrate. Therefore, in the subsequent epitaxial layer formation, the occurrence of lamination defects, hillocks, and the like is reduced, and the white defects are significantly reduced, so that the yield of epitaxial wafers for charge-coupled devices is significantly improved.
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