KR100698798B1 - 전기 화학적 에칭 셀 - Google Patents

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Abstract

본 발명은 적어도 표면이 에칭 재료를 이루어진 에칭 바디(15)를 에칭하기 위한 전기 화학적 에칭 셀(1)에 관한 것이다. 에칭 셀(1)은 전해질로 채워진 적어도 하나의 챔버를 포함하며, 제 1 전극(13) 및 제 2 전극(13')을 구비한다. 상기 제 1 전극은 적어도 표면이 제 1 전극 재료로 이루어지고, 상기 제 2 전극은 적어도 표면이 제 2 전극 재료로 이루어진다. 에칭 바디(15)는 적어도 부분적으로 전해질과 접촉된다. 제 1 전극 재료 및 제 2 전극 재료는 에칭 후에 바디(15)가 전극 재료에 의해 오염되지 않고 및/또는 그 특성이 저하되지 않도록 선택된다. 특히 전극 재료는 에칭 재료와 동일한 재료이다. 본 발명은 또한 상기 에칭 셀(1)을 이용해서 에칭 바디(15)를 에칭하기 위한 방법에 관한 것이며, 여기서는 제 1 및/또는 제 2 전극(13, 13')이 희생 전극으로 사용된다. 본 발명에 따른 에칭 셀은 CMOS-호환성 제조 라인에서 실리콘 웨이퍼의 에칭에 특히 적합하다.
전기 화학적 에칭 장치, 실리콘 웨이퍼, 에칭 셀, 전극 재료, 챔버

Description

전기 화학적 에칭 셀{Electrochemical etching cell}
본 발명은 청구범위 독립항의 전제부에 따른 전기 화학적 에칭 장치, 특히 실리콘 웨이퍼를 에칭하기 위한 CMOS-호환성 에칭 장치에 관한 것이다.
전기 화학적 에칭 장치, 예컨대 다공성 실리콘을 제조하기 위한 또는 실리콘 표면을 다공화하기 위한 전기 화학적 에칭 장치는 통상 2 챔버 시스템으로 이루어진다. 상기 챔버들 사이에 에칭될 실리콘 웨이퍼가 분리벽으로서 고정되고, 상기 2개의 챔버는 웨이퍼를 통해서만 서로 전기적으로 접속된다. 또한, 2 개의 챔버 내에는 통상적으로 전류 공급을 위한 전극이 설치되며, 상기 전극은 일반적으로 백금으로 이루어진다. 이러한 방식의 에칭 장치의 세부 사항은 예컨대 후지야마(Fujiyama) 등에 의한 미국 특허 제5,458,755호에 상세히 개시되어 있다.
그러나, 공지된 에칭 장치에서는 적어도 애노드로 접속된 전극이 동장 중 적어도 약간 침식되어 용해됨으로써, 먼저 전해질이 그리고 에칭될 웨이퍼가 용해된 전극 재료에 의해 에칭 공정 동안 오염된다는 문제점이 항상 발생한다. 그러나, 실리콘 제조 동안 예컨대 백금에 의해 일어나는 이러한 오염은 많은 경우들에서 허용될 수 없으며 에칭된 웨이퍼 또는 에칭 바디의 전기적 또는 촉매적 특성을 현저히 저하시킨다.
특히 전기 화학적 에칭 공정에 의해 다공성 실리콘으로 이루어진 층이 형성됨으로써, 백금에 의해 오염되는 실리콘 웨이퍼는 CMOS 제조(CMOS= Complementary-Metal-Oxide-Semiconductor)에 사용하기에는 부적합하다.
웨이퍼 후면의 일 면을 금속 코팅하고 일 면에서만 에칭 장치를 사용함으로써 상기 문제점을 해결하고자 하는 해결책은, 도포되어야 할 후면 금속 코팅이 요구되고 웨이퍼 처리(산화, 층 증착 등)의 후속 단계가 필요한데, 상기 금속 코팅이 후속 단계에서 방해가 되므로 부적합하다. 또한 상기 해결책에서는 에칭될 웨이퍼의 후면이 금속 콘택을 형성하고 단지 앞면 만이 에칭 매체 또는 전해질 및 백금 전극과 접속된다.
청구범위 독립항의 특징을 가진 에칭 바디를 에칭하기 위한 본 발명에 따른 전기 화학적 에칭 장치 및 상기 장치로 실행되는 본 발명에 따른 방법은 선행 기술에 비해 에칭 바디의 오염 없는 전기 화학적 에칭을 가능하게 한다는 장점을 갖는다. 상기 에칭 바디는 적어도 표면이 에칭될 에칭 재료를 포함하거나 또는 상기 에칭 재료로 이루어진다. 이것은 특히 실리콘 웨이퍼로부터 다공성 실리콘을 제조할 때 적용된다. 따라서, 이러한 에칭에 의해 에칭 바디의 특히 전기적 또는 전자적 또는 촉매적 특성이 저하되지 않는다.
오염 및/또는 적어도 부분적으로 그것과 연관된, 에칭 후 얻어지는 에칭 바디의 전기적 또는 촉매적 특성 저하를 피하기 위해, 에칭 장치에서 전해질을 통해 에칭 바디와 직접 접속되는 전극의 재료가 에칭 바디의 재료와 동일하게 선택되는 것이 특히 바람직하다. 상기 방식의 에칭 셀을 이용한 본 발명에 따른 에칭 방법에서는 상기 전극들 중 적어도 하나의, 적어도 에칭 바디를 향한 측면이 희생 전극으로 사용되는 것이 특히 바람직하다.
본 발명의 또 다른 바람직한 실시예는 청구범위 종속항에 제시된다.
캐소드 또는 애노드로서 접속되며 적합한 전해질을 통해 에칭 바디에 전기 접속되는 제 1 전극의 재료 및/또는 제 2 전극의 재료가 에칭될 바디의 에칭 재료와 동일한 재료인 것이 특히 바람직하다. 이 경우, 적어도 에칭 바디의 표면이 에칭될 에칭 재료를 갖거나 또는 그 표면이 상기 재료로 이루어지거나 또는 적어도 제 1 및/또는 제 2 전극의 표면이 상응하는 전극 재료를 갖거나 또는 그 표면이 상기 재료로 이루어지면 된다.
또한 에칭 바디의 에칭 재료가 적어도 약하게 도전성을 갖는 것이 바람직하다. 이 경우, 바람직하게는 에칭 재료로 실리콘이 사용되거나 또는 에칭 바디로 실리콘 웨이퍼가 사용된다. 또한, 제 1 전극 또는 제 2 전극의 제 1 전극 재료 및 제 2 전극 재료가 CMOS-호환성 재료이고 특히 백금, 금, 이리듐, 로듐, 팔라듐, 은 또는 구리 그룹으로부터 선택된 원소가 아닌 것이 바람직하다. 따라서, 본 발명에 따른 에칭 장치는 실리콘 웨이퍼 상에 다공성 실리콘을 제조하는데 특히 적합하며, 예컨대 실리콘 전극의 사용에 의해 예컨대 백금 또는 팔라듐과 같은 실리콘과 다른 물질에 의한 웨이퍼의 오염이 방지된다.
CMOS 호환성 재료는 반도체 기술 분야에서 일반적으로 사용되는 바와 같이, 그것으로 만들어진 회로의 전기적 특성에 부정적인 영향을 주지 않는 재료를 의미한다.
따라서, 에칭 바디를 오염시키는 재료는 특히 CMOS 독을 의미하거나 또는 그것의 삽입시 에칭 바디에 장애점, 즉 에칭될 재료의 가전자대와 전도대 사이에서 갭의 중심에 놓인 에너지 준위를 가짐으로써 에칭 바디에서 전자와 정공을 재결합을 위해 높은 전환 매트릭스 엘리먼트를 야기시키는 장애점을 형성하는 재료를 의미한다.
제 1 전극 또는 제 2 전극의 전극 재료로는 실리콘, 탄소, 질소, 산소, 티타늄, 알루미늄, 붕소, 안티몬, 텅스텐, 코발트, 텔루르, 게르마늄, 몰리브덴, 갈륨, 비소 및 셀레늄 중 적어도 하나를 포함하는 적어도 약한 도전성 화합물 그룹, 특히 SiC, SiN, TiN, MoSi2 및 GaAs 중 적어도 하나를 포함하는 적어도 약한 도전성 화합물 그룹 또는, 실리콘, 티타늄, 텅스텐, 몰리브덴 및 탄소, 특히 흑연 중 적어도 하나를 포함하는 적어도 약한 도전성 화합물 그룹으로 이루어진 순수한 전극 재료가 특히 바람직하다.
일반적으로 전극 재료로는 반도체 기술 분야에서 콘택 재료로 일반적으로 사용되는 재료가 적합한데, 그 이유는 그것이 에칭 바디에 부딪칠 때 그리고 그에 따라 에칭 동안 에칭 바디 내로 깊게 확산되지 않고 표면만이 예컨대 규화물을 형성 하면서 에칭 바디와 반응하거나 또는 국부적으로 결합됨으로써, 에칭 바디의 표면에 제한되어 남기 때문이다. 이러한 의미에서 상기 재료는 에칭 바디를 오염시키지 않고, 특히 CMOS-호환성 제조 라인에의 사용 또는 상기 라인과의 호환성과 관련해서 에칭 바디의 전자적 특성을 저하시키지 않는다.
각각의 전극 재료의 구체적인 선택은 에칭 바디의 재료 및 사용되는 전해질을 고려해서 이루어진다.
제 1 전극 및/또는 제 2 전극 및/또는 에칭 바디는 평면으로 특히, 웨이퍼의 형태로 형성되는 것이 바람직하며, 전극들은 희생 전극으로의 사용을 위해 실제 에칭 바디 보다 훨씬 두꺼워서 그것들이 경우에 따라 처리되고 오염이 제거되어 재사용될 수 있는 것이 특히 바람직하다. 따라서, 전극의 교체 주기가 연장될 수 있다.
전기 화학적 에칭 셀은, 제 1 챔버 및 제 2 챔버를 포함하고 상기 챔버들은 적어도 부분적으로 전해질로 채워지며 분리 장치에 의해 공간적으로 서로 분리되도록 형성되는 것이 바람직하다. 양 챔버들 중 각각은 전해질을 통해 각각 하나의 전극에 도전 접속되고, 에칭 바디는 적어도 부분적으로 분리 장치이며, 이와 동시에 특히 바람직하게는 두 챔버와 캐소드 또는 애노드로서 접속된 전극 사이의, 적어도 약하게 도전성을 갖는 단독 접속부이다.
본 발명의 또 다른 매우 바람직한 실시예에서는 전기 화학적 에칭 셀이 전술한 2개의 챔버 외에도 부가의 제 3 챔버 또는 부가의 제 3 챔버와 부가의 제 4 채버를 가지며, 상기 챔버들은 각각 적어도 부분적으로 전해질로 채워지고 부가의 분리 장치에 의해 제 1 챔버 또는 제 2 챔버와 공간적으로 분리된다. 제 3 챔버 또는 제 4 챔버 내의 전해질은 제 2 또는 제 1 전극과만 도전 접속되고, 상기 제 2 또는 제 1 전극은 동시에 적어도 부분적으로 제 3 또는 제 4 챔버와 제 1 또는 제 2 챔버 사이의 분리 장치로 사용된다.
이것과 관련해서, 특히 평면으로 형성된 제 1 및/또는 제 2 전극의, 에칭 바디를 향한 표면만이 에칭 바디와 접촉되는 전해질에 접촉되는 것이 특히 바람직하므로, 제 3 또는 제 4 챔버에서의 전해질과 제 1 또는 제 2 챔버에서의 전해질과의 혼합이 피해진다. 따라서, 제 1 또는 제 2 챔버의 전해질 반대편에 놓인 제 1 및/또는 제 2 전극 측면의 표면이 전극의 간단한 전기 접촉을 위해 적어도 부분적으로 금속화되거나 도핑될 수 있으며 또는, 전극이 다층으로 구성되는 경우 상기 전극의 측면은 하나의 금속으로 이루어지는데, 이는 접촉 또는 오염 문제를 일으키지 않으면서 에칭 셀의 간단한 구성의 장점을 각각의 에칭 재료에 대한 전극 재료의 의도한 매칭과 결합시킨다.
또한, 제 3 또는 제 4 챔버에는 거기에 있는 전해질에 침지된 각각 하나의 부가의 조 전극, 특히 백금 또는 팔라듐 전극이 각각의 전해질을 통한 제 1 또는 제 2 전극의 간단한 전기 접촉을 위해 제공될 수 있다.
또한, 본 발명에 따른 에칭 장치의 개별 챔버 내의 전해질은 서로 상이한 것이 바람직하며, 에칭 바디의 실제 에칭이 이루어지는 제 1 및 제 2 챔버는 하이드로플루오릭 산 또는 상기 하이드로플루오릭 산과 에탄올의 혼합물로 채워지고, 제 3 및 제 4 챔버는 예컨대 콘택 전해질로서 희석된 황산으로 채워진다.
매우 바람직하게 개별 챔버는 별도로 전해질로 채워지고 별도로 비워질 수 있으므로, 예컨대 각각의 챔버 내의 오염된 전해질의 문제 없는 교체가 언제라도 가능하다. 따라서 희생 전극으로 사용되는 이미 사용된 또는 오염된 제 1 또는 제 2 전극의 간단한 교체가 문제 없이 그리고 신속히 언제라도 이루어질 수 있다.
제 1 및/또는 제 2 전극은 제 3 또는 제 4 챔버 내에 채워진 전해질을 통해 거기에 있는 조 전극과 도전 접속되고, 그에 따라 작동 동안 에칭 장치에 전류를 인가하는 외부 전압 서플라이에 접속된다.
희생 전극, 즉 제 1 및/또는 제 2 전극의 문제 없는 교체 가능성은 간단한 방식으로 에칭 바디의 에칭 시 상이한 전극 재료, 예컨대 흑연의 적합성을 찾아내고 상기 전극 재료를 에칭 바디의 각각의 재료에 대해 최적화시킬 수 있게 한다.
본 발명에 따른 에칭 장치에서 에칭 바디의 에칭을 균일하게 하기 위해, 공지된 방식으로 비도전성 재료, 특히 폴리프로필렌으로 이루어진 터널을 제공할 수 있다.
이하, 본 발명을 첨부된 도면을 참고로 구체적으로 설명한다.
도 1은 전기 화학적 에칭 장치의 제 1 실시예를 도시한 도면.
도 2는 에칭 장치의 제 2 실시예를 도시한 도면.
도 3은 에칭 장치의 제 3 실시예를 도시한 도면.
도 1은 제 1 실시예로서 적어도 부분적으로 전해질로 채워진 4개의 챔버, 즉 제 1 챔버(19), 제 2 챔버(19'), 제 3 챔버(17) 및 제 4 챔버(18)를 가진 본 발명에 따른 전기 화학적 에칭 셀(1)을 도시한다. 제 1 및 제 2 챔버(19, 19')는 에칭 바디(15)의 에칭을 위해 예컨대 하이드로플루오릭 산 및 에탄올의 혼합물로 채워지는 한편, 제 3 및 제 4 챔버(17, 18)는 예컨대 콘택 전해질로서 희석된 황산으로 채워진다. 따라서, 4개의 챔버(17, 18, 19, 19')는 챔버(17, 18, 19, 19')에 할당된 4개의 전해질 영역, 즉 제 1 전해질 영역(29), 제 2 전해질 영역(29'), 제 3 전해질 영역(27) 및 제 4 전해질 영역(28)을 규정한다. 상기 4개의 영역들은 분리 장치에 의해 서로 공간적으로 분리된다. 상기 분리 장치는 동시에 챔버(17, 18, 19, 19')의 전기적 접속을 가능하게 한다.
보다 상세하게는, 제 1 챔버(19)는 제 1 분리 장치(31)에 의해 제 2 챔버(19')와 공간적으로 분리되고, 제 1 챔버(19)는 제 2 분리 장치(32)에 의해 제 3 챔버(17)와 분리되며, 제 2 챔버(19')는 제 3 분리 장치(33)에 의해 제 4 챔버(18)와 공간적으로 분리됨으로써, 챔버(17, 18, 19, 19')들 사이의 전해질 교체가 일어나지 않는다.
제 1 분리 장치(31)는 공지된 방식으로 테프론 또는 폴리프로필렌으로 이루어진 에칭 바디 홀더(11)로 형성되고, 상기 홀더 내에 부분적으로 에칭 바디(15)가 압입 또는 삽입됨으로써, 에칭 바디의 표면이 한편으로는 제 1 챔버(19) 내의 전해질과, 그리고 다른 한편으로는 제 2 챔버(19') 내의 전해질과 접촉한다. 설명된 실시예에서, 에칭 바디(15)는 공지된 평면 실리콘 웨이퍼이다. 제 2 분리 장치(32) 및 제 3 분리 장치(33)는 각각 테프론으로 이루어진 전극 홀더(10)로 형성된다. 제 2 전극(13') 또는 제 1 전극(13)이 상기 홀더(10) 내로 삽입되므로, 상기 전극 표면이 적어도 부분적으로 한편으로는 제 3 챔버 또는 제 1 챔버(17, 19')의 전해질과 접촉되고, 다른 한편으로는 제 2 또는 제 4 챔버(19', 18)의 전해질과 접촉된다.
제 1 또는 제 2 전극(13), (13')의 접촉을 위한 금속 전극으로서 제 3 및 제 4 챔버(17, 18)에는 각각 하나의 백금 전극 또는 팔라듐 전극이 조 전극(bath electrode)(34), (34')으로서 제공된다. 상기 조 전극은 그때그때 조 내에 존재하는 전해질에 디핑(dip)된다. 조 전극(34, 34')은 계속해서 도시되지 않은 전압원과 접속되고, 상기 전압원은 공지된 방식으로 에칭 셀(1)에 전류를 인가한다. 설명된 실시예에서는 에칭 바디(15)에 대해 제 1 전극(13) 또는 에칭 바디(15)를 향한 측면이 애노드로서 접속되고, 제 2 전극(13') 또는 에칭 바디(15)를 향한 측면이 캐소드로서 접속된다.
설명된 실시예에서, 제 1 전극(13) 및 제 2 전극(13')은 평면 실리콘 웨이퍼 또는 실리콘 기판이며, 이것은 바람직하게는 에칭 바디(15)로서 사용되는 실리콘 웨이퍼 보다 훨씬 더 두껍다. 일반적으로 각각의 전극(13, 13')에 사용되는 재료는 그 표면이 에칭 바디(15)의 각 표면과 동일한 재료로 이루어지도록 선택된다. 따라서, 제 1 전극(13)의 재료 및 제 2 전극(13')의 재료가 에칭 셀(1)의 작동 동안 에칭 바디(15)를 오염시키지 않으므로, 에칭 후에 상기 바디의 전기적 또는 촉매적 특성을 저하시키지 않는다.
에칭 셀(1)의 작동시 외부에서 인가되는 전류가 조 전극(34, 34'), 전해질, 제 1 및 제 2 전극(13, 13') 및 에칭 바디(15)를 통해 흐르고, 상기 에칭 바디(15)의 적어도 표면이 바디 에칭 영역(14')에서 에칭된다. 그러나 이와 동시에, 전극(13, 13')의 재료 선택에 따라 제 1 및 제 2 전극(13, 13')의 적어도 표면이 에칭 영역(14)에서 에칭된다. 즉, 상기 전극은 에칭 바디(15)의 에칭 공정 동안 희생 전극으로 사용된다. 그러나, 상기 전극들은 에칭 바디(15) 보다 현저히 큰 두께를 갖기 때문에, 전체 에칭되지 않고, 단지 표면만이 침식, 에칭 또는 제거 또는 다공화된다. 따라서, 침식의 경우, 예컨대 다수의 에칭 바디(15)의 에칭 후에 상기 전극들이 교체되거나, 다시 처리되거나 또는 필요한 경우 오염 제거를 위해 규칙적으로 세척될 수 있다.
상세하게는 설명된 실시예에서 실리콘 웨이퍼의 에칭시 그 애노드 측면에, 즉 제시된 극성의 경우 바디 에칭 영역(14')에 다공성 실리콘이 형성되는 한편, 동시에 에칭 바디를 향한 제 1 전극(13)의 애노드 측면에서도 상응하는 전극 에칭 영역(14)에서 적어도 미미한 에칭이 이루어진다. 즉, 구체적인 실시예에서 다공성 실리콘 표면이 형성된다. 이것은 또한 제 3 챔버(17)에서 애노드의 역할을 수행하는 제 2 전극(13')의, 에칭 바디(15)의 반대편에 놓인 측면에도 적용된다. 동시에, 에칭 셀(1)의 작동시 제 4 챔버(18)내에서 애노드로 접속된 금속 조 전극(34)이 약간 용해되지만, 에칭 바디(15)의 반대편에 놓인 제 1 전극(13)의 측면만이 예컨대 백금으로 오염된다. 그러나 개별 챔버(17, 18, 19, 19')들의 공간적 분리로 인해, 그들 사이에서는 전극(13, 13') 및 에칭 바디(15)를 통한 단 하나의 전기 접속만이 이루어지며 전해질 교환은 불가능하기 때문에, 상기 오염이 에칭 바디(15)로부터 분리된다. 따라서 오염은 전극(13, 13')의 처리시 전극의 상응하는 측면으로부터 제거될 수 있다.
제 1 및 제 2 챔버(19, 19') 내의 전해질에서 예컨대 에칭 동안 발생하는 전극(13, 13') 중 하나로부터 실리콘의 분리는 에칭 바디(15)에 대해 결정적이지 않은데, 그 이유는 상기 바디가 동일한 재료로 이루어지므로 오염되지 않기 때문이다.
전극(13, 13')의 용이한 교체를 위해, 전극들은 또한 바람직하게는 시일을 통해 전극 홀더(10)에 연결되고, 에칭 장치(1)의 측벽에 있는 폐쇄 가능한 윈도우(16)를 통해 상기 에칭 장치에 나사로 조여질 수 있다. 또한, 에칭 바디(15)의 간단한 교체를 위해 공지된 신속 폐쇄부가 제공된다.
사용된 전해질 및 전극(13, 13')의 용이한 교체를 위해, 챔버(17, 18, 19, 19') 또는 관련 전해질 영역(27), (28), (29), (29')은 공지된 장치에 의해 각각 별도로 채워지고 비워질 수 있다.
도 2는 본 발명에 따른 에칭 셀의 제 2 실시예를 도시한다. 상기 에칭 셀은 본질적으로 도 1에 따른 에칭 셀(1)과 유사하지만, 전극(13, 13')의 접촉 실시예가 다르다. 상기 실시예에는, 제 3 챔버(17), 제 4 챔버(18), 조 전극(34, 34'), 및 상기 챔버(17, 18) 내에 있는 전해질이 없다. 그 대신에, 제 1 전극(13) 및 제 2 전극(13')의, 에칭 바디(15) 반대편에 놓인 각 측면에 공지된 금속 코팅(20)이 제공된다.
그러나 대안으로서, 전극(13, 13')이 상기 측면에서 하이 도핑됨으로써, 양호한 전기 도전성이 보장될 수 있다. 또한 전극(13, 13')은, 에칭 바디(15)의 반대편에 놓인 측면이 금속 코팅되거나 또는 금속으로 이루어진 층 바디로 이루어질 수 있다. 전극(13, 13')의 전기 접촉에 대한 다른 실시예에서는 상기 전극들의 에칭 바디(15)의 반대편 측면 상에, 공지된 방식으로 핀 콘택, 망상 콘택 또는 면 콘택이 제공되거나, 전극 재료에 따라 특히 간단하게 전극(13, 13')들이 제 1 또는 제 2 챔버(19, 19')에서 부분적으로 직접 전해질 내로 디핑되고 디핑되지 않은 지점에서 직접 전기 접촉된다. 따라서, 상기 전극들은 선행 기술에 공지된 백금 전극 대신에 희생 전극으로 사용된다.
그러나, 제 1 및 제 2 전극(13, 13')에 대한 전극 재료로서 흑연이 사용되는 경우에는 도 1에 따른 제 3 또는 제 4 챔버(17, 18) 내의 전해질을 통해 접촉이 이루어지는 것이 바람직하다.
끝으로, 도 3을 참고로 본 발명에 따른 에칭 장치의 제 3 실시예를 설명한다. 여기서는, 도 1과는 달리 부가로 폴리프로필렌과 같은 비도전성 재료로 이루어진 단 하나의 공지된 터널(30)이 제공된다. 상기 터널(30)의 양측면은 에칭 바디 홀더(11)에 접속되고 에칭 바디(15)인 예컨대 원형 웨이퍼를 동심으로 둘러싼다. 상기 터널(30)은 에칭 장치(1)에서 유선을 균일하게 하므로, 특히 실리콘을 다공성 실리콘으로 에칭할 때 에칭 바디(15)의 에칭 두께의 탁월한 균일성이 얻어진다.
당업자에게 공지된 본 실시예의 또 다른 세부 사항 예컨대, US 5,458,755호에 설명된 사항은 여기서 다시 설명하지 않는다.

Claims (23)

  1. 적어도 표면이 실리콘으로 이루어진 에칭 바디(15)를 에칭하기 위한 전기 화학적 에칭 셀로서, 적어도 부분적으로 전해질로 채워지고 제 1 전극(13) 및 제 2 전극(13')을 구비하는 적어도 하나의 챔버를 포함하고, 상기 제 1 전극은 적어도 표면이 제 1 전극 재료를 포함하고, 상기 제 2 전극은 적어도 표면이 제 2 전극 재료를 포함하며, 상기 전극(13, 13') 중 하나는 캐소드로서 그리고 다른 하나는 애노드로서 접속되며, 상기 에칭 바디(15)는 적어도 부분적으로 상기 전해질과 접촉하는, 전기 화학적 에칭 셀에 있어서,
    상기 제 1 전극 재료 및 상기 제 2 전극 재료가 실리콘, 탄소, 질소, 산소, 티타늄, 알루미늄, 붕소, 안티몬, 텅스텐, 코발트, 텔루르, 게르마늄, 몰리브덴, 갈륨, 비소 및 셀레늄의 그룹, 특히 SiC, SiN, TiN, TiC, MoSi2 또는 GaAs의 그룹 또는, 실리콘, 티타늄, 텅스텐 또는 몰리브덴의 그룹으로부터 선택된 재료인 것을 특징으로 하는 전기 화학적 에칭 셀.
  2. 제 1 항에 있어서, 상기 제 1 전극 재료 또는 상기 제 2 전극 재료가 상기 에칭 재료와 동일한 재료인 것을 특징으로 하는 전기 화학적 에칭 셀.
  3. 제 1 항에 있어서, 상기 에칭 재료는 도전성이며, 상기 에칭 재료가 실리콘이거나 또는 상기 에칭 바디(15)가 실리콘 웨이퍼인 것을 특징으로 하는 전기 화학적 에칭 셀.
  4. 제 1 항에 있어서, 상기 제 1 전극 재료 및 상기 제 2 전극 재료가 CMOS 호환성 재료이고, 백금, 금, 이리듐, 로듐, 팔라듐, 은 또는 구리의 그룹으로부터 선택된 원소가 아닌 것을 특징으로 하는 전기 화학적 에칭 셀.
  5. 제 1 항에 있어서, 상기 제 1 전극 재료 또는 상기 제 2 전극 재료는 SiC, SiN, TiN, TiC, MoSi2 및 GaAs 중 적어도 하나를 포함하는 물질을 포함하는 전기 화학적 에칭 셀.
  6. 제 1 항에 있어서, 상기 제 1 전극(13) 또는 상기 제 2 전극(13') 또는 상기 에칭 바디(15)가 평면으로 형성되는 것을 특징으로 하는 전기 화학적 에칭 셀.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 제 1 전극(13) 또는 상기 제 2 전극(13')은 각각 상기 에칭 바디(15)를 향한 표면에서만 적어도 부분적으로, 상기 에칭 바디에 접촉되는 전해질과 접촉되는 것을 특징으로 하는 전기 화학적 에칭 셀.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 제 1 챔버(19) 및 제 2 챔버(19')가 제공되고, 상기 챔버들은 각각 적어도 부분적으로 전해질로 채워지며 제 1 분리 장치(31)에 의해 서로 공간적으로 분리되고, 상기 제 1 챔버(19)는 상기 제 2 전극(13')에 그리고 상기 제 2 챔버(19')는 상기 제 1 전극(13)에 도전 접속되며, 상기 에칭 바디(15)가 적어도 부분적으로 상기 제 1 분리 장치(31)를 형성하는 것을 특징으로 하는 전기 화학적 에칭 셀.
  9. 제 8 항에 있어서, 제 3 챔버(17)가 제공되고, 상기 챔버는 적어도 부분적으로 전해질로 채워지며 제 2 분리 장치(32)에 의해 상기 제 1 챔버(19)와 공간적으로 분리되고, 상기 제 3 챔버(17)는 상기 제 2 전극(13')에 도전 접속되며 상기 제 2 전극(13')은 적어도 부분적으로 상기 제 2 분리 장치(32)를 형성하는 것을 특징으로 하는 전기 화학적 에칭 셀.
  10. 제 9 항에 있어서, 제 4 챔버(18)가 제공되고, 상기 챔버는 적어도 부분적으로 전해질로 채워지며 제 3 분리 장치(33)에 의해 상기 제 2 챔버(19')와 공간적으로 분리되고, 상기 제 4 챔버(18)는 상기 제 1 전극(13)과 도전 접속되며 상기 제 1 전극(13)은 적어도 부분적으로 상기 제 3 분리 장치(33)를 형성하는 것을 특징으로 하는 전기 화학적 에칭 셀.
  11. 제 8 항에 있어서, 상기 제 1 챔버(19) 및 상기 제 2 챔버(19')는 상기 에칭 바디(15)를 통해서만 서로 도전 접속되는 것을 특징으로 하는 전기 화학적 에칭 셀.
  12. 제 10 항에 있어서, 상기 제 1 챔버(19) 및 상기 제 3 챔버(17)는 제 2 전극(13')을 통해서만 서로 도전 접속되거나 또는 상기 제 2 챔버(19') 및 상기 제 4 챔버(18)는 상기 제 1 전극(13)을 통해서만 서로 도전 접속되는 것을 특징으로 하는 전기 화학적 에칭 셀.
  13. 제 8 항에 있어서, 상기 제 1 전극(13)은 평면으로 형성되고 단지 한 측면에서만 상기 제 2 챔버(19')의 상기 전해질과 도전 접속되거나 또는 상기 제 2 전극(13')은 평면으로 형성되고 단지 한 측면에서만 상기 제 1 챔버(19)의 상기 전해질과 도전 접속되는 것을 특징으로 하는 전기 화학적 에칭 셀.
  14. 제 8 항에 있어서, 상기 제 1 전극(13)이 평면으로 형성되고, 한 측면이 상기 제 2 챔버(19')의 상기 전해질과 그리고 다른 측면이 상기 제 4 챔버(18)의 상기 전해질과 도전 접속되거나 또는 상기 제 2 전극(13')은 평면으로 형성되고, 한 측면이 상기 제 1 챔버(19)의 상기 전해질과 그리고 다른 측면이 상기 제 3 챔버(17)의 상기 전해질과 도전 접속되는 것을 특징으로 하는 전기 화학적 에칭 셀.
  15. 제 13 항에 있어서, 상기 제 1 전극(13) 또는 상기 제 2 전극(13')의 상기 제 1 또는 제 2 챔버(19, 19')의 상기 전해질 반대편에 놓인 측면은 적어도 표면이 부분적으로 금속 코팅(20) 되거나 하이 도핑되거나 또는 금속으로 이루어지는 것을 특징으로 하는 전기 화학적 에칭 셀.
  16. 제 12 항에 있어서, 상기 제 1 전극(13)이 상기 제 3 챔버(17) 내의 상기 전해질을 통해 조 전극(34)인 백금 전극에 접속되거나 또는 상기 제 2 전극(13')이 상기 제 4 챔버(18) 내의 상기 전해질을 통해 조 전극(34')인 백금 전극에 접속되는 것을 특징으로 하는 전기 화학적 에칭 셀.
  17. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 전극(13, 13')이 상기 에칭 바디(15) 보다 두꺼운 것을 특징으로 하는 전기 화학적 에칭 셀.
  18. 제 12 항에 있어서, 상기 챔버(17, 18, 19, 19')들이 상이한 전해질로 채워지고, 상기 제 1 및 상기 제 2 챔버(19, 19')는 하이드로플루오릭 산 또는 상기 하이드로프로오릭 산과 에탄올의 혼합물로 채워지며, 상기 제 3 및 상기 제 4 챔버(17, 18)는 희석된 황산으로 채워지는 것을 특징으로 하는 전기 화학적 에칭 셀.
  19. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 에칭 바디(15)의 에칭의 균일화를 위해 비도전성 재료인 폴리프로필렌으로 이루어진 터널(30)이 제공되는 것을 특징으로 하는 전기 화학적 에칭 셀.
  20. 제 12 항에 있어서, 상기 챔버(17, 18, 19, 19')들이 개별적으로 채워지고 비워질 수 있는 것을 특징으로 하는 전기 화학적 에칭 셀.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101347681B1 (ko) 2010-09-24 2014-01-06 솔렉셀, 인크. 고생산성 배치 다공성 실리콘 제조 장치 디자인 및 가공 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451132B1 (ko) * 2001-11-08 2004-10-02 홍석인 다공성 실리콘을 이용한 효소고정화 전극 제작 방법
US7998335B2 (en) * 2005-06-13 2011-08-16 Cabot Microelectronics Corporation Controlled electrochemical polishing method
US7927469B2 (en) * 2006-08-25 2011-04-19 Semitool, Inc. Electro-chemical processor
US7909967B2 (en) * 2006-07-13 2011-03-22 Semitool, Inc. Electro-chemical processor
US7935230B2 (en) * 2006-06-29 2011-05-03 Semitool, Inc. Electro-chemical processor
DE102007024199B4 (de) 2007-05-24 2015-06-25 Robert Bosch Gmbh Herstellungsverfahren eines mikromechanischen Bauelements mit porösifizierter Membran
KR101374932B1 (ko) * 2007-09-28 2014-03-17 재단법인서울대학교산학협력재단 확산 제한 식각과정에 의한 수평 변환 다공성 실리콘 광학필터의 제조방법 및 그에 의한 필터구조
US9076642B2 (en) 2009-01-15 2015-07-07 Solexel, Inc. High-Throughput batch porous silicon manufacturing equipment design and processing methods
US8906218B2 (en) 2010-05-05 2014-12-09 Solexel, Inc. Apparatus and methods for uniformly forming porous semiconductor on a substrate
JP5333582B2 (ja) * 2009-05-12 2013-11-06 日本軽金属株式会社 電解コンデンサ用アルミニウム電極板の製造方法
JP2011026638A (ja) * 2009-07-22 2011-02-10 Shin Etsu Handotai Co Ltd 陽極酸化装置
CN102844883B (zh) 2010-02-12 2016-01-20 速力斯公司 用于制造光电池和微电子器件的半导体衬底的双面可重复使用的模板
EP2652774B1 (en) * 2010-11-03 2017-10-11 Solexel, Inc. Apparatus and methods for uniformly forming porous semiconductor on a substrate
JP6009268B2 (ja) * 2012-08-09 2016-10-19 芝浦メカトロニクス株式会社 洗浄液生成装置、洗浄液生成方法、基板洗浄装置及び基板洗浄方法
RU2537488C2 (ru) * 2012-08-22 2015-01-10 Закрытое акционерное общество "Инструменты нанотехнологии" Устройство травления поверхности для металлографического анализа
US9217206B2 (en) * 2013-09-27 2015-12-22 Sunpower Corporation Enhanced porosification
CN112820828B (zh) * 2019-11-15 2023-08-04 夏泰鑫半导体(青岛)有限公司 半导体装置及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275598A (ja) * 1993-03-23 1994-09-30 Canon Inc 陽極化成装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5462929A (en) * 1977-10-28 1979-05-21 Sumitomo Electric Ind Ltd Surface treating method for aluminum and aluminum alloy
JP3149060B2 (ja) * 1992-01-23 2001-03-26 キヤノン株式会社 陽極化成装置、陽極化成方法及びシリコン基板の製造方法
DE69312636T2 (de) * 1992-11-09 1998-02-05 Canon Kk Anodisierungsapparat mit einer Trägervorrichtung für das zu behandelnde Substrat
SE500333C2 (sv) * 1993-03-17 1994-06-06 Herman Georg Grimmeiss Anordning för elektrolytisk oxidation av kiselskivor
WO1998010121A1 (en) * 1996-09-06 1998-03-12 Obducat Ab Method for anisotropic etching of structures in conducting materials
JPH11243076A (ja) * 1998-02-26 1999-09-07 Canon Inc 陽極化成方法及び陽極化成装置並びに半導体基板の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275598A (ja) * 1993-03-23 1994-09-30 Canon Inc 陽極化成装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101347681B1 (ko) 2010-09-24 2014-01-06 솔렉셀, 인크. 고생산성 배치 다공성 실리콘 제조 장치 디자인 및 가공 방법

Also Published As

Publication number Publication date
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JP2002541324A (ja) 2002-12-03
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DE19914905A1 (de) 2000-10-05
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DE50014121D1 (de) 2007-04-12
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WO2000060143A1 (de) 2000-10-12
EP1181400B1 (de) 2007-02-28

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