KR100685850B1 - 박막트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 결정화법에 의해 결정화된 다결정 실리콘층을 패터닝하여 반도체층을 형성하는 경우, 반도체층의 내부에 결함이 포함될 수 있는데, 이러한 결함이 기판 전반에 걸쳐 불균일하게 분포하게 되면 박막트랜지스터들의 산포 균일도가 나빠지게 되는데, 이러한 문제점을 해결하기 위해 이중 패스 구조를 갖도록 반도체층을 형성하고, 상기 반도체층의 모서리 부분에서 발생하기 쉬운 전계 집중을 방지하기 위해 모서리 부분을 라운딩 처리한 반도체층을 형성한 박막트랜지스터 및 그 제조 방법에 관한 것이다.
이중 패스 구조, 라운딩 처리
Description
도 1a, 도 2a 및 도 3a는 본 발명의 일 실시 예에 따른 박막트랜지스터의 제조 공정을 나타내는 평면도이다.
도 1b 및 도 1c는 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'의 절취선을 따라 절취한 단면도들이다.
도 2b 및 도 2c는 도 2a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'의 절취선을 따라 절취한 단면도들이다.
도 3b 및 도 3c는 도 3a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'의 절취선을 따라 절취한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
CO,CI : 라운드 처리된 모서리 120 : 반도체층
130 : 게이트 절연막 140 : 게이트 전극
150 : 층간절연막 170S.170D : 소오스/드레인 전극
본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것으로, 보다 자세하게는 결정화법으로 결정화된 다결정 실리콘층을 반도체층으로 패터닝함에 있어, 가운데가 비어있는 다각형의 형상을 형성하여 이중 패스 구조를 갖도록 하고, 외부 및 내부의 모서리들이 소정의 반지름으로 라운딩 처리하여 산포 균일도를 높이고, 소정 영역에 전계 집중을 방지하는 반도체층을 포함하는 박막트랜지스터 및 그 제조 방법에 관한 것이다.
최근에 음극선관(cathode ray tube)과 같이 무겁고, 크기가 크다는 종래의 표시 소자의 단점을 해결하는 액정 표시 장치(liquid crystal display device), 유기 전계 발광 장치(organic electroluminescence device) 또는 PDP(plasma display plane) 등과 같은 평판형 표시 장치(flat panel display device)가 주목 받고 있다.
이때, 상기 액정 표시 장치는 자체 발광 소자가 아니라 수광 소자이기 때문에 밝기, 콘트라스트, 시야각 및 대면적화 등에 한계가 있고, 상기 PDP는 자체 발광 소자이기는 하지만, 다른 평판형 표시 장치에 비해 무게가 무겁고, 소비 전력이 높을 뿐만 아니라 제조 방법이 복잡하다는 문제점이 있는 반면, 상기 유기 전계 발광 장치는 자체 발광 소자이기 때문에 시야각, 콘트라스트 등이 우수하고, 백라이 트가 필요하지 않기 때문에 경량박형이 가능하고, 소비 전력 측면에서도 유리하다.
그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르며 전부 고체이기 때문에 외부 충격에 강하고 사용 온도 범위도 넓을 뿐만 아니라 제조 방법이 단순하고 저렴하다는 장점을 가지고 있다.
이러한 유기 전계 발광 소자는 스캔 라인, 데이터 라인 및 공통 전원 라인 등의 배열에 의해 화소 영역이 구분된다.
상기 화소 영역에는 상기 여러 라인에서 입력되는 신호들에 의해 스위칭 또는 구동되는 박막트랜지스터들이 위치하게 된다.
이때, 상기 박막트랜지스터들 중 특히 구동 박막트랜지스터는 유기 전계 발광 소자의 화질을 결정하는 중요한 역할을 하게 된다.
만일, 상기 구동 박막트랜지스터의 특성이 유기 전계 발광 소자의 기판 전체에 걸쳐 균일하지 않는다면 무라(mura) 등이 발생하여 화질이 나빠지게 된다. 상기 무라는 상기 구동 박막트랜지스터의 반도체층을 ELA(Excimer Laser Annealing) 결정화법으로 결정화한 다결정 실리콘층으로 패터닝하여 형성함으로서 발생하기 쉽다.
즉, 상기 ELA 결정화법의 공정 특성상 레이져 빔들 간의 에너지 밀도의 차이가 발생할 수 있는데, 이러한 에너지 밀도의 차이는 다결정 실리콘층의 결정성 또는 결함을 유발하게 되고, 이로 인해 반도체층들 간의 특성의 차이가 발생하여 유기 전계 발광 소자의 화질이 나빠지게 하는 문제점을 일으킨다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 하나의 반도체층에 이중 패스(즉, 이중 채널)를 형성함으로서 반도체층의 어느 하나의 패스에 결함이 발생하여도 나머지 하나로 전류 패스는 유지되도록 함으로서 반도체층의 결함에 의한 박막트랜지스터의 특성 저하를 방지할 뿐만 아니라, 반도체층의 모서리를 라운드 처리함으로서 모서리에 전계가 집중되는 현상을 방지한 박막트랜지스터 및 그 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판; 상기 기판상에 위치하고, 가운데가 비어있는 다각형의 형상을 갖고, 외부 및 내부의 모서리들이 소정의 반지름으로 라운딩 처리된 반도체층; 상기 반도체층의 서로 마주보는 두 변에 대응되도록 위치하고, 상기 반도체층과는 절연된 게이트 전극; 및 상기 게이트 전극이 대응되는 상기 반도체층의 두 변을 제외한 나머지 두 변의 반도체층과 콘택하고, 상기 게이트 전극과 절연된 소오스/드레인 전극로 이루어진 박막트랜지스터에 의해 달성된다.
또한, 본 발명의 상기 목적은 기판상에 실리콘층을 형성하는 단계; 상기 실리콘층을 패터닝하여 가운데가 비어있는 다각형의 형상을 갖고, 외부 및 내부의 모서리들이 소정의 반지름으로 라운딩 처리된 반도체층을 형성하는 단계; 상기 반도체층이 형성된 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 상기 반도체층의 서로 마주보는 두 변에 대응되도록 위치하는 게이트 전극을 형성 하는 단계; 상기 게이트 전극상에 층간절연막을 형성하는 단계; 및 상기 게이트 전극이 대응되는 상기 반도체층의 두 변을 제외한 나머지 두 변의 반도체층과 콘택하는 소오스/드레인 전극을 형성하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a, 도 2a 및 도 3a는 본 발명의 일 실시 예에 따른 박막트랜지스터의 제조 공정을 나타내는 평면도이다.
또한, 도 1b 및 도 1c는 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'의 절취선을 따라 절취한 단면도들이고, 도 2b 및 도 2c는 도 2a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'의 절취선을 따라 절취한 단면도들이고, 도 3b 및 도 3c는 도 3a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'의 절취선을 따라 절취한 단면도들이다.
도 1a 내지 도 1c를 참조하여 설명하면, 유리 또는 플라스틱과 같은 투명한 절연 기판(100)상에 버퍼층(110)을 형성할 수 있다.
이때, 상기 버퍼층(110)은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
상기 버퍼층(110)상에 비정질 실리콘층을 형성하고, 이를 결정화법으로 결정화하여 다결정 실리콘층을 형성한 후, 패터닝하여 반도체층(120)을 형성한다.
이때, 상기 반도체층(120)은 가운데가 비어있는 사각형의 형상을 갖도록 패터닝하고, 외부 및 내부의 모서리들이 소정의 반지름으로 라운딩 처리되어 있다. 따라서, 상기 반도체층(120)은 소정의 너비(W)를 갖는 네 개의 변으로 이루지게 된다. 이때, 상기 네 변의 너비는 동일한 것이 바람직하다.
또한, 상기 반도체층(120)의 외부의 모서리(CO)들과 내부의 모서리(CI)들은 소정의 반지름을 갖도록 라운딩 처리가 되어 있는데, 상기 반지름은 적어도 그 모서리와 인접한 변 중 길이(L)가 작은 변의 길이의 반보다는 큰 것이 바람직하다. 즉, 모서리가 인접한 두 변의 길이가 같고 상기 소정의 반지름이 변의 길이와 동일하다면 도우넛 모양이 될 것이고, 두 변의 길이는 같으나 상기 소정의 반지름이 작은 경우에는 직사각형의 형태를 띠게 될 것이고, 인접하는 두 변 중 길이가 작은 변의 길이의 반보다 상기 소정의 반지름이 작은 경우에는 직사각형의 형태를 띠게 될 것이다.
이때, 상기 결정화법은 SPC법(Solid Phase Crystallization), RTA법(Rapid Thermal Annealing), MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization), SGS법(Super Grain Silicon), ELA법(Excimer Laser Annealing), 또는 SLS법(Sequential Lateral Solidification) 등 중 어느 하나 이상을 이용하여 형성할 수 있다.
이때, 상기 결정화법 중 ELA 결정화법은 비정질 실리콘층이 형성된 기판상에 레이져 빔을 조사함으로서 다결정 실리콘층을 형성할 수 있다.
즉, 비정질 실리콘층에 n번째 레이져를 조사하게 되면 n번째 레이져 빔 조사 영역(Ln)은 다결정 실리콘층으로 결정화하게 된다. 이때, n번째 레이져 빔 조사 영역(Ln)은 n-1번째 레이져 빔 조사 영역(Ln-1)과 소정 영역이 겹쳐지도록 조사되고, n+1번째 레이져 빔 조사 영역(Ln+1)은 상기 n번째 레이져 빔 조사 영역(Ln+1)과 소정 영역이 겹쳐지도록 조사하면서 레이져 빔 조사 영역을 이동하게 되고, 이러한 이동으로 비정질 실리콘층의 영역은 감소하고 다결정 실리콘층의 영역은 증가하게 된다.
이때, 상기 레이져 빔 조사 영역들이 겹쳐지는 이유는 레이져 빔의 가장 자리의 에너지 밀도가 중심부의 에너지 밀도에 비해 낮기 때문에 이를 보상해주기 위해서이다.
도 2a, 도 2b 및 도 2c를 참조하여 설명하면, 상기 반도체층(120)이 형성된 기판(100)상에 실리콘 산화막, 실리콘 질화막 또는 이들의 복층을 증착하여 게이트 절연막(130)을 형성한다.
이어서, 상기 게이트 절연막(130)상에 게이트 전극 물질을 증착한 후, 이를 패터닝하여 게이트 전극(140)을 형성한다.
이때, 상기 게이트 전극(140)은 상기 반도체층(120)의 서로 마주보는 두 변에 대응되도록 패터닝한다.
그리고 각 변들에 대응되는 게이트 전극부(140a,140b)는 상기 반도체층(120) 의 각 변들 사이에 위치한 게이트 전극 연결부(140c)로 연결된다. 이때, 상기 게이트 전극 연결부(140c)는 도 2a 내지 도 2c에서는 반도체층(120)가 형성된 영역의 가운데 영역에 형성되었으나, 필요하다면 상기 반도체층(120)가 형성된 영역의 외각에 형성하여 게이트 전극부들(140a,140b)을 연결할 수 있다.
이어서, 도에서는 도시하지 않았지만, 상기 게이트 전극(140)을 마스크로 이용하여 상기 반도체층(120)의 소정 영역에 불순물을 주입하여 소오스/드레인 영역 및 채널 영역을 정의하는 공정을 진행할 수 있다.
도 3a, 도 3b 및 도 3c를 참조하여 설명하면, 상기 게이트 전극(140)이 형성된 기판상에 층간절연막(150)을 형성한다.
이어서, 상기 층간절연막(150) 및 게이트 절연막(130)의 소정 영역을 식각하여 상기 반도체층(120)의 일부를 노출시키는 콘택홀들(160S,160D)을 형성한다.
이때, 상기 콘택홀들(160S,160D)은 상기 게이트 전극(140)과 대응하는 반도체층(120)의 변들을 제외한 다른 영역에 형성한다.
이어서, 상기 기판(100)상에 소오스/드레인 전극 물질을 증착한 후, 이를 패터닝하여 소오스/드레인 전극(170S,170D)을 형성한다.
따라서, 상기 소오스 전극(170S) 또는 드레인 전극(170D)에 입력되는 신호는 이중 패스(P1,P2)를 가지게 된다. 이때, 상기 이중 패스(P1,P2)의 거리는 동일한 것이 바람직하다.
즉, 상기 소오스/드레인 전극(170S,170D)가 콘택된 반도체층(120)의 영역(즉, 소오스/드레인 영역)을 제외한 상기 게이트 전극부(140a,140b) 하부의 반도체 층(120)의 영역(즉, 두 개의 채널 영역)의 길이는 같도록 형성되는 것이 바람직하다.
이는 상기 이중 패스(P1,P2) 중 하나의 패스(즉, 두 개의 채널 영역 중 어느 하나의 채널 영역)가 흐르는 반도체층(120)에 결함이 발생하여 캐리어(Carrier)가 흐르지 못하거나, 저항이 높아져 제대로 작동하지 않는 경우, 나머지 하나의 패스가 정상적으로 작동함으로서 전체적인 흐름을 일정하게 유지할 수 있게 된다.
또한, 도 3a에 도시한 바와 같이 상기 반도체층(120)의 외부의 모서리(CO)들과 내부의 모서리(CI)들이 라운드 처리되어 있는데 이러한 모서리들(Co,CI)의 라운드 처리는 상기 반도체층(120)의 전계 집중을 방지한다.
즉, 반도체층(120)의 모서리들(Co,CI)이 라운드 처리되지 않고, 직각으로 꺽어지는 형상을 갖게 되면, 이 부분에 전계가 집중되고, 전계 집중에 의한 게이트 절연막(130)의 파손이 발생하기 쉽게 된다. 그러나, 도에서 도시한 바와 같이 모리서들(Co,CI)을 라운드 처리함으로서 이러한 전계 집중을 방지할 수 있게 된다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 박막트랜지스터 및 그 제조 방법은 반도체층을 가운데가 비고 모서리들을 라운드화도록 패터닝함으로서 이중 패스(즉, 이중 채널)를 형성하고, 모서리에 전계 집중을 방지함으로서 특성한 박막트랜지스터 및 그 제조 방법을 제공하는 효과가 있다.
Claims (10)
- 기판;상기 기판상에 위치하고, 가운데가 비어있는 사각형의 형상을 갖고, 외부 및 내부의 모서리들이 소정의 반지름으로 라운딩 처리된 반도체층;상기 반도체층의 서로 마주보는 두 변에 대응되도록 위치하고, 상기 반도체층과는 절연된 게이트 전극; 및상기 게이트 전극이 대응되는 상기 반도체층의 두 변을 제외한 나머지 두 변의 반도체층과 콘택하고, 상기 게이트 전극과 절연된 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반지름은 적어도 상기 모서리와 인접한 변 중 길이가 작은 변의 길이의 반보다는 큰 것인 박막 트랜지스터.
- 제 1 항에 있어서,상기 반도체층에는 두 개의 채널 영역이 존재하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층은 SPC법, RTA법, MIC법, MILC법, SGS법, ELA법 및 SLS법 중 어느 하나 이상의 결정화법으로 결정화된 다결정 실리콘층인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 박막트랜지스터는 유기 전계 발광 소자의 구동 박막트랜지스터인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 라운딩 처리된 반도체층의 외부 모서리의 반지름이 내부 모서리의 반지름 보다 큰 것을 특징으로 하는 박막트랜지스터.
- 기판상에 실리콘층을 형성하는 단계;상기 실리콘층을 패터닝하여 가운데가 비어있는 다각형의 형상을 갖고, 외부 및 내부의 모서리들이 소정의 반지름으로 라운딩 처리된 반도체층을 형성하는 단계;상기 반도체층이 형성된 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 상기 반도체층의 서로 마주보는 두 변에 대응되도록 위치하는 게이트 전극을 형성하는 단계;상기 게이트 전극상에 층간절연막을 형성하는 단계; 및상기 게이트 전극이 대응되는 상기 반도체층의 두 변을 제외한 나머지 두 변의 반도체층과 콘택하는 소오스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 7 항에 있어서,상기 반지름은 적어도 상기 모서리와 인접한 변 중 길이가 작은 변의 길이의 반보다는 큰 것인 박막 트랜지스터.
- 제 7 항에 있어서,상기 실리콘층을 형성하는 단계는상기 기판상에 비정질 실리콘층을 형성하는 단계; 및상기 비정질 실리콘층을 결정화법으로 다결정 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 9 항에 있어서,상기 결정화법은 SPC법, RTA법, MIC법, MILC법, SGS법, ELA법 및 SLS법 중 어느 하나 이상인 것을 특징으로 하는 박막트랜지스터 제조 방법.
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| KR1020050126320A KR100685850B1 (ko) | 2005-12-20 | 2005-12-20 | 박막트랜지스터 및 그 제조 방법 |
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