KR100685088B1 - 복층 구조를 갖는 표면 실장형 서미스터 및 그의 제조방법 - Google Patents

Abstract

본 발명은 복층 구조를 갖는 표면 실장형 서미스터 및 그의 제조방법에 관한 것이다. 본 발명에 따른 서미스터는, 비전도성 갭을 사이에 두고 상호 대칭적으로 맞물린 패턴의 전극이 형성된 박판 저항소자가 적어도 두 개 이상 병렬로 연결된다. 이로써, 박판 저항소자의 표면적을 증가시키지 않고도 저항을 감소시켜 상온에서 서미스터의 저항특성을 향상시키며, 구조적 비대칭성으로 인해 생기는 툼스톤 현상을 근원적으로 방지할 수 있다. 또한 본 발명에 따르면, 두 개 이상 병렬로 연결되어 적층된 박판 저항소자 사이에는 열팽창계수가 0.001/℃ 이하이고, 체적저항은 5000Ωcm이상이며, 절연내력은 1KV/mm 이상이며, 박리강도는 0.5 Kg/cm 이상인 중간 절연층이 개재된다. 이로써, 서미스터의 초기 저항을 낮추며, 나아가 내열성, 내구성, 및 절연내력이 우수하며 누설전류의 발생을 방지할 수 있다.

Description

복층 구조를 갖는 표면 실장형 서미스터 및 그의 제조방법{Surface-mounting type thermistor having multi layers and method of manufacturing the same}

본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니 된다.

도 1은 본 발명의 바람직한 실시예에 따른 서미스터를 도시하는 사시도.

도 2 내지 도 8은 본 발명에 따른 서미스터에 채용되는 전극 패턴의 예들을 도시하는 평면도.

도 9 및 도 10은 본 발명에 따른 서미스터의 내부 전류흐름을 나타내기 위해 도시된 도 3의 Ⅲ-Ⅲ선에 따른 단면도들.

도 11은 본 발명의 다른 실시예에 따른 서미스터를 개략적으로 도시하는 사시도.

도 12는 도 11에 따른 서미스터의 Ⅳ-Ⅳ 선에 따른 단면도.

도 13은 본 발명의 변형예에 따른 서미스터를 개략적으로 도시하는 단면도.

도 14 내지 도 21은 본 발명의 바람직한 실시예에 따른 서미스터의 제조방법을 설명하기 위한 도면들.

도 22는 본 발명의 다른 실시예에 따른 서미스터의 제조방법을 설명하기 위한 평면도.

도 23은 본 발명의 또 다른 실시예에 따른 서미스터의 제조방법을 설명하기 위한 평면도.

본 발명은 서미스터(thermistor) 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 인쇄회로기판(PCB)에 표면 실장되어 과전류 등으로부터 회로를 보호하는 서미스터 및 이의 제조방법에 관한 것이다.

도전성 물질 중에는 그 고유한 저항이 온도에 따라 변화하는 것이 있다. 이를 이용하여 만든 저항소자를 통상적으로 서미스터라고 부르며, 대표적으로 온도 상승과 함께 저항치가 감소하는 NTC(Negative Temperature Coefficient) 소자와 온도 상승과 함께 저항치가 증가하는 PTC(Positive Temperature Coefficient) 소자로 구분된다.

특히 PTC 소자는 상온과 같은 낮은 온도에서는 저항이 낮아 전류를 통과시키지만, 주위 온도가 상승하거나 과전류로 인해 물질의 온도가 상승하게 되면 저항이 10³~10⁴배 이상으로 증가되어 전류를 차단하는 기능을 갖는다.

이러한 PTC 소자는 금속전극과 연결되어 다양한 형태의 전기장치로 응용될 수 있으며, 주로 전기 회로에서 과전류 차단 및 회로 보호용으로 사용된다. 특히 PTC 소자를 이용한 장치는 주로 인쇄회로기판(Printed Circuit Board; PCB) 위에 장착되어 사용된다. 최근에는 회로디자인의 고집적화에 따라 PCB 기판의 부품들의 경박단소화에 대한 요구가 증가되고, PTC 소자 형상의 제약을 많이 받게 되었다.

이에 부응하기 위해 지금까지 PTC 장치에 대한 많은 기술이 제시되어 왔다. PTC 장치에 관련된 제조 기술로는, 예로 들면, 미국특허 제6,020,808호, 제6,157,289호, 제6,172,591호, 제6,188,308호, 제 6,223,423호, 제6,236,302호, 제6,242,997호, 제6,377,467호, 제6,348,852호, 제6,380,839호 등이 있다.

일반적인 서미스터에 대해 간단히 설명하면 다음과 같다. 서미스터는 일반적으로 박판상의 PTC 물질층의 상하면에 각각 전극을 라미네이트한 구조를 취한다. 이러한 구조의 서미스터는 서미스터의 하면에 형성된 전극을 PCB 표면에 미리 형성된 전극 패드에 납땜함으로써 실장하게 되는데, 이때 서미스터의 상면에 형성된 전극과 PCB 상의 전극 패드를 연결하기 위해서는 별도의 와이어를 필요로 하게 되고 이는 그 만큼의 공정과 PCB 상에서의 공간을 필요로 하게 된다. 따라서, 이를 회피하기 위해서 서미스터의 하면에 형성되는 전극을 하면의 전영역이 아닌 일부를 제외한 영역에 걸쳐 형성하고, 이 제외된 영역에는 하면 전극과 분리된 금속 패턴을 형성한다. 이 금속 패턴과 상면 전극은 PTC 물질층의 측면을 통하여 전기적으로 연결된다. 그러면, 서미스터를 PCB에 실장할 때 서미스터 하면의 전극 및 금속 패턴을 PCB 상의 각각 대응하는 전극 패드와 납땜함으로써 실장할 수 있어 별도의 와이어나 공간을 필요로 하지 않게 된다.

그러나 이러한 구조의 서미스터는 다음과 같은 문제가 있다.

먼저, 이른바 툼스톤(Tombstone) 현상 또는 맨하탄(Manhattan) 현상이라 불리우는 현상이 일어난다. 통상 서미스터를 PCB에 실장할 때는, 미리 서미스터의 하면 전극과 금속 패턴에 솔더 코팅을 한 서미스터를 PCB의 전극 패드에 정렬시켜 놓은 후, 가열하여 솔더를 리플로우시킴으로써 실장하게 된다. 그런데, 이때 가해지는 열에 의해 서미스터의 PTC 물질과 전극 물질은 팽창하게 되는데, 이들의 열팽창계수는 서로 다르고, 특히 위와 같이 하면의 금속 패턴과 상면의 전극을 PTC 물질층의 측면을 통하여 연결한 구조의 서미스터는 구조적으로 비대칭 형상을 가지기 때문에, 좌우의 응력분포가 일정하지 않아 PCB 평면상에서 기울어지게 된다. 그 결과 납땜의 물리적, 전기적 신뢰도가 현저히 떨어진다. 이러한 문제를 저감시키기 위해 미국특허 제6,380,839호는 상하면의 전극에 열응력 방출 영역(thermal stress relief area)을 형성한 구조를 제안하고 있으나, 이러한 문제를 근원적으로 해결하지는 못한다.

또한, PTC 물질층의 측면을 통한 상면 전극과 하면의 금속 패턴의 연결은 물리적, 전기적인 신뢰도를 떨어뜨린다. 즉, PTC 물질층의 측면은 위의 솔더 리플로우시 가해지는 열 또는 서미스터 사용시의 온도 상승에 의해 PTC 물질의 팽창압력을 많이 받는 부위이고, 이러한 응력에 의해 PTC 물질층의 측면에 형성된 연결부에 균열이 생기게 되면 이러한 균열은 PTC 물질층의 측면을 타고 전파되어 전기적인 연결이 끊어질 수도 있다.

한편, 위의 미국특허를 비롯한 종래 기술에 있어서, 서미스터를 제조하는 방 법은 다음과 같다. 즉, PTC 물질층의 양면에 알루미늄 포일과 같은 금속막이 입혀진 시트에, 복수의 긴 슬릿을 서로 평행하게 형성하고, 이 슬릿을 통하여 상하면의 전극 또는 금속 패턴을 전기적으로 연결한다(즉 이 슬릿이 상술한 PTC 물질층의 측면이 된다). 슬릿과 슬릿 사이에는 원하는 전극 패턴을 형성하고 솔더 레지스트 코팅, 솔더 코팅 등의 공정을 행함으로써 슬릿 사이에 다수개의 서미스터를 연속적으로 형성한다. 마지막으로 슬릿과 직교하는 방향으로 시트를 절단함으로써 동일한 서미스터를 대량으로 생산할 수 있다.

그러나 이렇게 시트에 긴 슬릿을 형성하면, 제조과정 중에 슬릿의 중간부위가 중력에 의해 밑으로 처지거나 공정 중 열에 의해 뒤틀리게 된다. 그 결과 전극 패터닝이나 솔더 레지스트 코팅시 패턴이 정확히 형성되지 않는 등 불량률이 증가하는 문제가 있다.

한편, 서미스터를 대전류의 전력계통에서도 사용하기 위해서는 상시전류인 대전류에서도 충분하게 통전 가능하도록 PTC 소자의 초기저항을 낮출 필요가 있다. PTC 소자의 재질이 동일한 경우 PTC 소자의 저항을 낮추기 위해서는, PTC 소자의 두께를 줄이거나 PTC 소자의 면적을 늘리는 방법을 고려할 수 있다. 그러나 PTC 소자의 두께를 줄이게 되면, 고전압이 인가되는 경우 PTC 소자의 절연파괴가 일어날 가능성이 있다. 또한 표면실장형 제품은 통상 면적 사이즈에 의해 제품이 분류되고 기술이 소형화 추세에 있으므로, 표면 실장형으로 사용되는 서미스터의 경우 PTC 소자의 면적을 확대하는 것은 바람직하지 않다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 표면 실장용으로 사용되는 서미스터의 면적 또는 두께를 증대시키지 않고 초기 저항을 낮추며, 나아가 내열성, 내구성, 및 절연내력이 우수하며 누설전류가 발생하지 않는 서미스터를 제공하는 것을 그 목적으로 한다.

또한, 본 발명은 전술한 툼스톤 현상을 근본적으로 해소할 수 있고, 서미스터 물질층의 측면을 통한 상하면 전극의 연결부가 균열에 대하여 잘 견딜 수 있는 구조의 서미스터를 제공하는 데에 목적이 있다.

또한, 본 발명은 제조과정에서 뒤틀리거나 불량이 발생하지 않으면서도 대량생산이 가능한 서미스터의 제조방법을 제공하는 데에 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 서미스터는, 그 양면이 상호 대향되도록 배치된 두 개 이상의 박판 저항소자를 마련하는 복층 형태로 구성하여 서미스터의 초기저항을 감소시킬 수 있다.

또한 박판 저항 소자의 양면에 각각 분리되어 형성되는 전극의 패턴을 비전도성 갭을 사이에 두고 상호 대칭적으로 맞물린 형상이 되게 함으로써, 구조적 비대칭성에 의해 생기는 툼스톤 현상을 근원적으로 방지한다.

즉, 본 발명의 일태양에 따른 서미스터는, 비전도성 갭을 사이에 두고 상호 대칭적으로 맞물리는 제1 및 제2 상면전극과 비전도성 갭을 사이에 두고 상호 대칭적으로 맞물리는 제1 및 제2 하면전극이 그 일면과 타면에 각각 적층되며, 적어도 두개 이상이 상호 대향하도록 마련된 박판 저항소자; 상기 두개 이상의 박판 저항 소자 사이에 각각 개재되는 중간절연층; 상기 두개 이상의 박판 저항소자 각각의 제1 상면전극과 제1 하면전극을 전기적으로 연결하는 제1 연결부; 상기 두개 이상의 박판 저항소자 각각의 제2 상면전극과 제2 하면전극을 전기적으로 연결하는 제2 연결부; 상기 박판 저항소자 중 최상단에 있는 박판 저항소자의 제1 및 제2 상면전극의 상면에 마련되는 제1 절연층; 및 상기 박판 저항소자 중 최하단에 있는 박판 저항소자의 제1 및 제2 하면전극의 하면에 마련되는 제2 절연층;를 포함한다.

여기서, 상기 두 개 이상의 박판 저항소자 각각의 제1 및 제2 상면전극과 제1 및 제2 하면전극의 패턴은 회전대칭이고, 상기 서미스터를 뒤집었을 때 표면에 나타나는 전극 패턴이 동일하도록, 최상단 박판 저항소자의 제1 및 제2 상면전극은 최하단 박판 저항소자의 제1 및 제2 하면전극의 패턴과 회전대칭으로 한다.

또한, 상기 비전도성 갭은, 그 형상이 크랭크형, 사각요철 패턴, 지그재그형, 또는 파형으로 할 수 있다.

본 발명의 실시예에 따르면, 상기 제1 연결부는 상기 두 개 이상의 박판 저항소자의 일측면 및 이 일측면과 대향하는 타측면을 감싸면서, 박판 저항소자 각각의 제1 상면전극 및 제1 하면전극을 전기적으로 연결하고, 상기 제2 연결부는 상기 두 개 이상의 박판 저항소자의 일측면 및 이 일측면과 대향하는 타측면을 감싸면서, 박판 저항소자 각각의 제2 상면전극 및 제2 하면전극을 전기적으로 연결하는 것을 특징으로 하는 서미스터가 제공된다.

또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 서미스터는, 박판 저항소자를 복수로 마련하여 상호 병렬연결하며, 그 사이에 소정의 물성을 갖는 중간절연층을 두어 서미스터 전체 저항을 감소시킨다.

즉, 본 발명에 다른 태양에 따른 서미스터는, 온도에 따라 저항이 변하며, 적어도 두 개 이상이 상호 대향되도록 마련된 박판 저항소자; 상기 각각의 박판 저항소자 양면에 적층된 상면전극 및 하면전극; 상기 박판 저항소자 사이에 각각 개재되며, 열팽창계수가 0.001/℃ 이하이고, 체적저항은 5000Ωcm이상이며, 절연내력은 1KV/mm 이상이며, 박리강도는 0.5 Kg/cm 이상인 중간 절연층; 상기 두 개 이상의 박판 저항소자의 일측면을 감싸면서, 박판 저항소자 각각의 상면전극 및 하면전극들을 선택적으로 전기적 연결하는 제1 연결부; 상기 두 개 이상의 박판 저항소자의 타측면을 감싸면서, 박판 저항소자 각각의 상면전극 및 하면전극들을 선택적으로 전기적 연결하는 제2 연결부; 상기 박판 저항소자 중 최상단에 있는 박판 저항소자의 상면전극의 상면에 마련되는 제1 절연층; 및 상기 박판 저항소자 중 최하단에 있는 박판 저항소자의 하면전극의 하면에 마련되는 제2 절연층;을 포함한다.

한편, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 서미스터의 제조방법에서는, 박판 저항 시트에 타원 또는 원형의 쓰루홀을 다수개 매트릭스 상으로 형성하여 서미스터를 제조한다. 이로써, 긴 슬릿을 형성하였을 때 나타나는 시트의 뒤틀림이나 불량이 현저하게 줄어든다.

즉, 본 발명의 일 태양에 따른 서미스터의 제조방법은, 온도에 따라 저항이 변화하는 박판 저항 소자의 양면에 금속막이 적층된 제1 시트 및 제2 시트를 준비하는 단계; 상기 제1 시트 및 제2 시트 각각의 금속막 양면을 패터닝하여 전극 패턴을 형성하는 단계; 상기 제1 시트의 상면, 상기 제2 시트의 하면, 및 제1 시트와 제2 시트의 사이에 각각 절연층을 마련하여 상호 접합하는 단계; 상기 접합된 시트에 소정의 쓰루홀을 매트릭스 상으로 다수개 형성하는 단계; 상기 쓰루홀의 측벽을 통하여 상기 시트 양면에 적층된 금속막을 전기적으로 연결하는 단계; 및 상기 쓰루홀의 폭 방향으로 인접한 각 쓰루홀 사이의 영역이 하나의 단위가 되도록 상기 전극 패턴이 형성된 시트를 절단하는 단계;를 포함한다.

본 발명의 실시예에 따르면, 서미스터 제조방법은 상기 금속막을 전기적으로 연결하는 단계와 상기 시트를 절단하는 단계의 사이에, 상기 쓰루홀의 주변부를 제외한 상기 전극 패턴이 형성된 시트의 양면에 솔더 레지스터를 입히는 단계; 및 상기 솔더 레지스트가 입혀지지 않은 쓰루홀의 주변부에 노출된 전극 패턴에 솔더를 형성하는 단계;를 더 포함한다.

또한, 실시예에 따르면, 상기 시트 각각의 사이에 마련된 절연물질층은 열팽창계수가 0.001/℃ 이하이고, 체적저항은 5000Ωcm 이상이며, 절연내력은 1KV/mm 이상 이며, 박리강도는 0.5 Kg/cm 이상인 것을 특징으로 한다.

이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아 니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 1은 본 발명의 바람직한 실시예에 따른 서미스터를 도시하는 사시도이다.

도 1을 참조하면, 본 실시예에 따른 서미스터는 온도에 따라 저항값이 변하는 적어도 두개 이상의 박판 저항소자(110), 박판 저항소자(110)의 상하면에 각각 적층되어 있는 상면 및 하면전극(120, 130), 박판 저항소자(110) 사이에 개재되는 중간절연층(140), 상면 및 하면 전극(120, 130)들을 서로 전기적으로 연결하는 연결부(150) 및 상기 박판 저항소자(110) 중 최상단의 저항소자의 상면전극의 상면과 최하단 저항소자의 하면전극의 하면에 마련되는 제1 및 제2 절연층(141, 142)를 포함한다. 이하에서는 박판 저항소자가 두 개인 경우를 들어 구체적인 설명을 한다.

박판 저항소자(110)는 양면을 갖는 박판 형태로써, 제1 박판 저항소자(111) 및 제2 박판 저항소자(112)가 그 일면이 상호 대향되도록 배치되어 병렬 연결된다. 따라서, 박판 저항소자(110)의 두께를 줄이거나 면적을 넓히지 않고도 전체 저항을 감소시킬 수 있다.

또한, 박판 저항소자(110)는 전도성 입자들이 내부에 분산되어 전기적으로 PTC 성질, 대안으로는 NTC 성질을 갖는 폴리머 소자로 이루어진다. 상기 폴리머 소자는 폴리머, 전도성 입자, 산화방지제를 포함한다. 상기 폴리머는 고밀도 폴리에틸렌(HDPE), 저밀도 폴리에틸렌(LDPE) 및 폴리비닐디플루오라이드(PVDF), 폴리프로필렌 또는 에칠렌/프로필렌 중합체 등이 사용될 수 있다. 상기 전도성 입자는 카본, 금속 또는 금속산화물 등이 사용될 수 있다. 또한, PTC 폴리머는 상온에서 비 저항이 0.1 내지 0.2Ωm로 할 수 있다. 그러나 본 발명이 이러한 재료에 한정되는 것은 아니다.

한편, 본 실시예에서는 복층으로 구성된 박판 저항소자(110) 제1 박판 저항소자(111) 및 제2 박판 저항소자(112) 두 개를 채택하였으나, 전체 서미스터의 두께가 과도하게 되지 않는 범위에서 박판 저항소자가 상호 병렬연결되어 서미스터 전체 저항을 감소시킬 수 있는 복수의 박판 저항소자가 선택될 수 있음은 물론이다.

상면전극(120) 및 하면전극(130)은 알루미늄, 구리 또는 구리합금과 같은 금속으로 이루어지며, 여러가지 형태로 구성될 수 있다.

예컨대, 상면전극(120)은 비전도성 갭을 사이에 두고 상호 대칭적으로 맞물리도록 구성될 수 있는데, 보다 구체적으로 제1 박판 저항소자(111)의 상면에 형성되어 있는 제1 및 제2 상면전극(121a, 122a), 제2 박판 저항소자(112)의 상면에 형성되어 있는 제1 및 제2 상면전극(121b, 122b)으로 구성된다.

또한 하면전극(130) 역시 비전도성 갭을 사이에 두고 상호 대칭적으로 맞물리도록 구성될 수 있으며, 이는 제1 박판 저항소자(111)의 하면에 형성되어 있는 제1 및 제2 하면전극(131a, 132a),및 제2 박판 저항소자(112)의 하면에 형성되어 있는 제1 및 제2 하면전극(131b, 132b)으로 구성된다.

도 2 내지 도 8은 본 발명에서 채택된 전극 패턴의 예들을 도시하는 평면도들이다. 도 2를 참조하면, 전극 패턴은 크랭크 모양의 비전도성 갭(20)을 사이에 두고 서로 맞물리는 형상으로 분리되어 있고, 이러한 형상은 박판 저항소자(110)의 상하면 전극(120, 130)에 동일하게 형성되되, 박판 저항소자(110) 각각의 제1 및 제2 상면전극(120)의 패턴과 제1 및 제2 하면전극(130)의 패턴은 회전대칭이 되도록 형성된다. 이로써 툼스톤 현상이 근원적으로 해소된다. 또한 서미스터를 뒤집었을 때 표면에 나타나는 전극 패턴이 동일하도록 제1 박판 저항소자(111)의 제1 및 제2 상면전극(121a, 122a)의 패턴과 제2 박판 저항소자(112)의 제1 및 제2 하면전극(131b, 132b)의 패턴은 상호 회전대칭이 되도록 형성된다.

이러한 전극 패턴은 도 2의 형태에 한하지 않고 예컨대, 도 3 내지 도 5에 도시된 바와 같이 "ㄹ"자형(사각요철패턴), 지그재그형(삼각파형), 파형 등으로 할 수 있다. 이러한 구성은 전체적으로 볼 때 극성이 교차하는 저항체 복수 개를 병렬로 연결한 구조를 가지게 되어 전체 저항이 감소된다.

바람직하게, 비전도성 갭(20)의 폭은 박판 저항소자(110)의 두께보다 좁게 형성시킨다. 보다 구체적으로는, 비전도성 갭(20)의 폭은 0.15 내지 0.6mm 로 하는 것이 바람직하다. 이는, 비전도성 갭의 폭을 좁게 함으로써 후술하는 바와 같이 박판 저항소자의 상면 또는 하면 상의 인접하는 전극 패턴으로 전류(도 9 및 도 10에서 Ig)가 원활하게 흐르게 하여 상온에서 충분한 전류가 흐르게 하기 위함이다.

비록 상기에서 전극 패턴의 구체적인 형태와 사이즈가 개시되었으나 본 발명은 이에 한정되지 않으며 전극간 좌우대칭, 회전대칭이 될 수 있는 다양한 변형예가 채용가능한 것으로 이해되어야 한다.

한편, 상면전극 및 하면전극은 비전도성 갭을 사이에 두고 패터닝된 형태가 아니라 도 6과 같이 박판 저항소자(110)의 일부를 노출시킨 채 일 방향으로 연장형 성된 단일의 형태일 수도 있다. 즉 상면전극(125)은 제1 연결부를 향하여 연장형성되고, 하면전극(미도시)은 제2 연결부를 향하여 연장형성된 형태일 수 있다.

또한, 전술한 실시예들어서는 박판 저항소자의 상면에 형성된 전극과 하면에 형성된 전극의 패턴이 뒤집었을 때 동일한 패턴이 되도록 상하가 동일한 패턴인 것으로 설명하였으나, 상하면에 형성된 전극 패턴이 서로 다를 수도 있다. 또한, PCB에 실장되는 하면의 전극 패턴은 PCB 상에 형성된 전극 패드와 좀 더 넓은 면적에서 안정되게 접촉될 수 있도록, 좌우의 전극 패턴이 서로 맞물리는 구조가 아닌, 예컨대 단순 대향하는 패턴이 될 수도 있다. 즉, 도 7 및 도 8에 도시된 바와 같이, 제1 및 제2 전극 패턴은 비전도성 갭을 사이에 두고 동일한 크기로(도 7), 또는 서로 다른 크기로 비대칭적으로(도 8) 단순 대향하도록 형성될 수 있다.

중간절연층(140)은 제1 박막 저항소자(111)와 제2 박막 저항소자(112) 사이에 직접 대향하는 제1 박막 저항소자(111)의 제1 및 제2 하면전극(131a, 132a)과 제2 박막 저항소자(112)의 제1 및 제2 상면전극(121b, 122b) 사이에 개재되어 상기 전극들을 전기적으로 분리한다. 또한 상기 전극들(121b, 122b, 131a, 132a)에 형성된 비전도성 갭(20)을 메워 전극간을 보다 확실하게 전기적으로 분리시킨다. 이러한 중간 절연층(140)은 에폭시, 유리섬유, 세라믹, 폴리에틸렌, 또는 폴리프로필렌 등의 비전도성물질로 이루어질 수 있다.

또한 중간절연층(140)은 열팽창계수가 0.001/℃ 이하이고, 체적저항은 5000Ωcm이상이며, 절연내력은 1KV/mm 이상이며, 박리강도는 0.5 Kg/cm 이상으로 한다. 이로써, 서미스터의 내구성, 내열성, 절연내력이 우수하며 누설전류를 방지할 수 있다.

이하 본 발명의 이해를 돕기위하여 실험예를 들어 중간절연층(140)의 물성에 관하여 설명한다.

중간절연층(140)은 에폭시 수지, 폴리이미드 수지를 이용하여 열팽창계수, 체적저항, 절연내력, 박리강도를 달리하여 서미스터를 제작하였는바 하기 표 1에 상기 실험조건에 관한 구체적인 수치를 정리하였다.

	열팽창계수(/℃)	체적저항(Ωcm)	절연내력(KV/mm)	박리강도(Kg/cm)
실험예1	0.0001	5000이상	1.2	0.7
실험예2	0.0005	5000이상	5	1
비교예1	0.0005	5000이상	2	0.3
비교예2	0.01	5000이상	2	1
비교예3	0.0005	5000이상	0.1	1
비교예4	0.0005	3000	-	1

상기 표 1과 같은 조건하에서 각 실험예 및 비교예에 따른 서미스터의 성능 평가를 하였는 바 이에 대한 결과를 표 2에 정리하였다. 여기서 내열성은 200℃에서 10초동안 수축변형이나 박리가 일어나는지 여부를 평가하였고, 내구성은 정격전압, 정격전류(회로의 최대 전압전류 허용치)를 1시간 동안 인가하는 동안 연결부가 절단되어 전류 흐름이 차단되는지 여부로 판단하였다. 누설전류여부는 정격전압, 정격전류(회로의 최대 전압전류 허용치)를 인가하여 5초 이내에 소자의 저항이 1000배 이상 상승하지 못하는 경우 실패로 판단하였다. 절연파괴는 정격전압, 정격전류(회로의 최대 전압전류 허용치) 1시간 인가한 후 절연층의 파괴여부를 육안 관찰하였다.

	내열성	내구성	누설전류발생여부	절연파괴
실험예1	통과	통과	통과	통과
실험예2	통과	통과	통과	통과
비교예1	실패	통과	통과	통과
비교예2	통과	실패	통과	통과
비교예3	통과	통과	통과	실패
비교예4	통과	통과	실패	-

상기 표 2를 참조하면, 본 발명의 열팽창계수, 체적저항, 절연내력, 및 박리강도 조건을 만족하는 실험예1 및 실험예2는 내열성 내구성이 우수하며, 누설전류 및 절연파괴가 발생하지 않는 것을 알 수 있다. 그러나 상기와 같은 조건을 만족하지 않는 비교예1 내지 4는 상기 성능확인에서 내열성 또는 내구성이 기준에 미달되거나 누설전류 또는 절연파괴가 발생함을 알 수 있다.

연결부(150)는 제1 및 제2 박막 저항소자(111, 112) 각각의 제1 상면전극(121a, 121b) 및 제1 하면전극(131a, 131b)을 전기적으로 연결하는 제1 연결부(151)와 제1 및 제2 박막 저항소자(111, 112) 각각의 제2 상면전극(122a, 122b) 및 제2 하면전극(132a, 132b)을 전기적으로 연결하는 제2 연결부(152)로 구성된다. 이러한 연결부(150)는 구리 또는 구리합금 등의 금속으로 이루어진다.

한편, 연결부(150)는 박판 저항소자(110)의 측면을 통하여 형성된다. 보다 상세하게, 박판 저항소자(110)의 좌우측면에서 전극들을 연결하는 경우와 박판 저항소자(110)의 상하측면에서 전극들을 연결하는 경우가 있다. 전극(120, 130)을 전기적으로 연결하는 연결부(150)의 상기 연결방식에 따라 상온에서 서미스터를 통과하는 전류의 양이 달라지는바 이하 이에 관하여 살펴보기로 한다.

도 9 및 도 10은 도 3의 전극 패턴에 대하여 서미스터 내부의 전류흐름을 도시한 도면으로써 Ⅲ-Ⅲ선에 따른 단면도이다.

도 9는, 제1 연결부(151)가 도 3의 좌측면에서 제1 상면전극(123a, 123b)과 제1 하면전극(133a, 133b)을 연결하고, 제2 연결부(152)가 도 3의 우측면에서 제2 상면전극(124a, 124b)과 제2 하면전극(134a, 134b)를 각각 연결하는 구조이다. 이 경우 PCB에 탑재되는 서미스터 하면에 형성된 하면전극(133b, 134b)에 전압이 인가되면, 도 9에 도시된 바와 같이 제1 및 제2 박판 저항소자(111, 112)의 상하면에 형성된 인접하는 전극 사이(비전도성 갭)의 저항소자의 표층을 통하여 전류(Ig)가 흐름과 동시에, 제1 및 제2 박판 저항소자(111, 112) 각각의 상하 대향되는 전극간에도 박판 저항소자의 두께방향으로 전류(Ir)가 흐른다.

도 10은, 제1 연결부(151)가 도 3의 상측면에서, 제1 상면전극(123a, 123b)과 제2 하면전극(134a, 134b)을 연결하고, 제2 연결부(152)가 도 3의 하측면에서, 제2 상면전극(124a, 124b)과 제1 하면전극(133a, 133b)을 각각 연결하는 구조이다. 이 경우에 PCB에 탑재되는 서비스터의 하면에 하면전극(133b, 134)에 전압을 인가하면, 도 10에 도시된 바와 같이, 박판 저항소자(111, 112)의 상하면에 형성된 인접하는 전극사이(비전도성 갭)에서는 저항소자의 표층을 통하여 전류(Ig)가 흐르지만 저항소자(111, 112)를 두고 상하로 대향하는 전극은 이미 연결부(151, 152)를 통해 전기적으로 연결되어 있으므로 동 극성이 형성되어, 저항소자(111, 112)의 두께 방향으로는 전류가 흐르지 않게 된다. 따라서, 도 9에 도시된 연결구조에 비해 전류가 흐를 수 있는 경로가 제한된다.

다시 도 1로 돌아가 참조하면, 절연층(141, 142)은 서미스터의 최상단 상면전극(121a, 122a)의 상면에 형성되는 제1 절연층(141),과 최하단 하면전극(131b, 132b)의 하면에 형성되는 제2 절연층(142)으로 구성된다. 절연층(141, 142)은 서미스터 상면에 연장 형성된 연결부(151, 152)와 전극(121a, 122a, 131b, 132b) 사이를 전기적으로 분리시켜주며, 상기 전극 사이의 비전도성 갭(20) 또는 도 6과 같이 전극이 형성되지 않은 영역(22)을 메워 전극들을 보다 확실하게 전기적으로 분리 시켜준다. 또한 후술하는 연결부(150) 형성공정에서 서미스터 상하면의 제1 및 제2 연결부(151, 152)를 전기적으로 분리시켜 주는 역할을 한다.

바람직하게, 본 실시예에 따른 서미스터는 연결부(151, 152)가 제1 절연층(141)의 상면 또는 제2 절연층(142)의 하면으로 연장형성될 수 있다. 또한 이러한 연결부(151, 152)의 연장부분과 제1 또는 제2 절연층(141, 142) 사이에 개재되는 금속호일층(143, 144)을 더 포함한다. 금속 호일층(143, 144)은 제1 또는 제2 절연층(141, 142)과 연결부 (151, 152)가 효과적으로 접촉되게 하기 위한 것으로, 구리호일 등으로 이루어질 수 있다.

바람직하게, 본 실시예에 따른 서미스터는 서미스터 상면 및 하면의 중심부에, 상부 및 하부 솔더 레지스트(161, 162); 및 서미스터의 측면을 감싸도록 상부 및 하부 솔더 레지스트(161, 162)의 양쪽에 선택적으로 형성되는 솔더층(171, 172)을 더 포함한다.

상부 및 하부 솔더 레지스트(161, 162)는 서미스터 상하면에 연장 형성된 제1 및 제2 연결부(151, 152) 사이에 배치되며, 후술하는 솔더 형성공정에서 이 솔더 레지스트(161, 162)가 형성된 부분에는 솔더(171, 172)가 형성되지 않도록 하는 역할을 한다. 또한 PCB 실장시 절연을 유지시켜 주는 역할을 한다. 즉, 서미스터의 터미널을 PCB에 솔더링하게 되는데 솔더에 의한 젖음성이 낮은 솔더 레지스트가 터미널 사이에 위치하여 양 터미널 간의 단락을 방지한다.

솔더(171, 172)는 PCB에 서미스터를 실장할 때 PCB 상에 형성된 전극 패드와 접촉하여 납땜됨으로써 서미스터의 전극에 전류가 공급되도록 하는 터미널 역할을 한다. 일반적으로 솔더(171, 172)는 Sn/Pb 도금으로 이루어진다.

한편, 본 실시예에 따른 서미스터의 양 측면에는 대략 반원형의 홈(180)이 형성되어 있고, 이 홈(180)으로 저항소자(110), 전극(120, 130), 연결부(150), 중간절연층(140), 절연층(141, 142), 금속호일층(143, 144)이 노출되어 있다. 즉 서미스터의 측면 전부가 아닌 홈(180)을 제외한 부분에만 연결부(150)가 형성된다. 따라서, 솔더 리플로우 공정 등과 같이 열이 가해지는 공정 또는 서미스터의 사용 중에 서미스터 측면 연결부(150)에 균열이 발생하더라고 측면 전부를 통해 균열이 전파되는 것을 방지할 수 있다. 또한 이 홈(180)은 연결부(150)의 불량을 검사하는 데 유용하게 사용될 수 있다.

도 11은 본 발명의 다른 실시예에 따른 서미스터를 도시하는 사시도이며, 도 12는 도 11의 Ⅳ-Ⅳ선에 따른 단면도이다. 도 11 및 도 12에서, 앞서 도시된 도면에서와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리키며, 그 상세한 설명은 생략한다.

도 11 및 도 12를 참조하면, 본 실시예에 따른 서미스터는 서미스터 측면에서 연결부(251, 252) 구조가 측면부에 형성된 홈(280)만을 통하여 전극(120, 130)을 서로 연결하고 있다. 솔더(271, 272) 역시 홈(280)에만 형성되어 있다. 측면을 제외한 나머지 부분의 구조 및 각 구성요소의 재질은 전술한 실시예와 동일하므로 중복적인 설명은 생략한다.

본 실시예에 따르면, 연결부(250)가 홈(280) 안쪽에만 형성되므로 연결부(250)에 균열이 발생하더라도 균열이 측면의 모든 부분을 따라 전파되지 않는다. 따라서 균열이 일어나는 경우에도 서미스터의 신뢰성이 보장된다.

한편, 전술한 실시예들에서 서미스터의 측면에 형성된 홈(180, 280)은 반원형인 것으로 설명하였지만, 홈(180, 280)의 형상은 반타원형, "V"자형, 직사각형 등 다양한 형상을 할 수 있음은 물론이다. 또한 전술한 실시예들에서 연결부(150, 250)가 서미스터의 측면을 감싸면서 형성되는 것으로 설명하였지만, 반드시 이에 한하는 것은 아니다. 예컨대, 서미스터 안쪽에서 박판 저항소자(110)를 관통하는 쓰루홀을 형성하고 이를 통하여 연결부를 형성할 수 있다.

요컨대, 본 명세서와 도면에서 전극 패턴과 그에 따른 연결부의 구체적인 구성이 예시되었으나, 본 발명의 목적 범위 내에서 전극 패턴과 그에 따른 연결부의 구체적인 구조와 형상은 다양한 변형예가 채용될 수 있다. 예를 들어, 도 13은 본 발명의 변형예에 따른 서미스터의 단면 구조를 도 11의 Ⅳ-Ⅳ 선을 따라 도시한 단면도로서, 본 변형예의 서미스터는 도 6에 도시된 구조의 전극 패턴(125)을 채용한 것이다. 즉, 본 변형예에서, 각 박판 저항소자(111, 112)의 상면 전극(125)들은 도면에서 좌측의 제1 연결부(251)를 통해 서로 전기적으로 연결되고, 각 박판 저항소자(111, 112)의 하면 전극(126)들은 도면에서 우측의 제2 연결부(252)를 통해 서로 전기적으로 연결된다. 또한, 별도로 도시하지는 않았지만, 도 7이나 도 8에 도시된 전극 패턴을 채용하는 경우에는, 도 12에 도시된 단면 구조와 유사한 연결부 구조가 얻어진다. 한편, 이들 변형예는, 연결부가 홈(280) 내부의 측벽을 통해 형성되는 도 11에 도시된 실시예의 변형예로서 도시되고 설명되었지만, 연결부가 홈(180)을 제외한 측벽을 통해 형성되는 도 1에 도시된 실시예에도 적용 가능함은 물론이다.

이하, 상기와 같은 구성을 갖는 서미스터의 제조방법에 대해 설명하되, 설명의 편의를 위하여 박판 저항소자가 두 개 마련된 형상을 예를 들어 설명하기로 한다.

도 14 내지 도 21은 도 1의 서미스터 제조방법을 설명하는 도면으로써, 도 17 내지 도 20에서 오른쪽은 Ⅴ-Ⅴ 선에 따른 부분 단면 사시도이다.

도 14를 참조하면, 먼저 적절한 크기로 재단된 박판 저항소자 시트(11, 12)를 두 개 준비한다. 박판 저항소자 시트(11, 12)는 온도에 따라 저항값이 변화하는 NTC 또는 PTC 저항소자(111, 112)를 사이에 두고 금속막(120, 130)(이 금속막은 후에 상하면 전극이 된다)이 적층된 구조를 갖는다. 이 시트는, 전도성 입자들이 분산된 폴리머 시트의 상하면에 알루미늄이나 구리 등의 금속을 전해 또는 무전해 도금하여 제작하거나, 폴리머 시트 양면에 금속 포일을 압착함으로써 제작할 수 있다. 이렇게 제작된 시트는 이후의 공정에서 핸들링 하기 편하게 적절한 크기로 재단하여 세척한다.

그 후 도 15에 도시된 바와 같이, 상기 각각 시트(11, 12)의 상하면 금속막(120, 130)을 패터닝하여 소정 형상의 전극 패턴을 형성한다. 구체적으로는, 도 14의 시트(11, 12) 각각에 포토 레지스트를 도포하고 원하는 패턴으로 노광 및 현상하여 포토 레지스트 패턴(미도시)을 형성한다 그 후, 형성된 포토 레지스트 패턴을 에칭 마스크로 하여 금속막(120, 130)을 에칭하여, 도 15에 도시된 바와 같이 크랭크 형상으로 박판 저항소자(111, 112)를 노출시킨다. 이어서, 포토 레지스트 패턴을 제거함으로써 도 15에 도시된 바와 같은 상태의 시트를 형성한다.

이 단계에서 노출된 박판 저항소자(111, 112)의 영역이 상술한 비전도성 갭(20)을 형성하게 된다. 이 때, 도 15에서는 비전도성 갭(20)의 형상이 크랭크 형상으로 표현되고 있지만, 전술한 바와 같이 도 3 내지 도 8에 도시된 바와 같은, 사각요철패턴, 지그재그형, 파형 등 다양하게 변형할 수 있음은 물론이다. 또한, 시트의 상면과 하면의 비전도성 갭(20)은 시트를 뒤집었을 때 동일한 형상이 되도록 각각 회전대칭이 되도록 한다.

이어서, 도 16을 참조하면, 상기 패터닝된 시트를 절연물질층과 함께 접합시킨다. 보다 상세하게는, 상기 두 개 시트 사이에 절연물질층(140)(이후, 중간 절연층이 된다)을 개재시키며, 아울러 시트 상면과 시트 하면에도 각각 절연물질층(141, 142)(이후 제1 및 제2 절연층이 된다)을 마련하여 상호 라미네이팅시킨다. 그러면 절연물질이 시트(11, 12) 상하단에 패터닝된 전극에 형성된 비전도성 갭(20)을 메우게 된다. 이 때 시트 상면 및 하면에 배치된 절연물질층 상에 금속 호일(143, 144)을 더 마련할 수 있다.

이때 상기 시트(11, 12) 사이에 마련된 절연물질층(140)은 열팽창계수가 0.001/℃ 이하이고, 체적저항은 5000Ωcm 이상이며, 절연내력은 1KV/mm 이상이며, 박리강도는 0.5 Kg/cm 이상인 것으로 한다. 이로써, 서미스터의 내열성, 내구성을 확보하고 절연내력이 우수하며 누설전류 방지효과를 획득할 수 있다.

그런 후, 도 17에 도시된 바와 같이, 접합된 시트에 일정한 폭과 길이를 가진 쓰루홀(30)을 다수개 상하좌우로 배열하여 천공한다. 이 쓰루홀(30)의 폭 방향(도면에서 가로방향으로 인접한 쓰루홀 사이가 후에 써미스터가 되는 영역이다. 한편, 이 쓰루홀(30)은, 종래 시트의 일 방향으로 연속되는 긴 슬릿과 달리, 길이방향으로 일정한 간격을 두고 형성된다. 따라서, 이후 공정에서 쓰루홀의 길이방향을 따라 시트가 밑으로 처지거나 뒤틀리는 현상이 생기지 않는다.

이어서, 도 18에 도시된 바와 같이, 쓰루홀(30)이 형성된 시트의 전면에 구리나 구리 합금을 도금함으로써, 상하면의 금속막(120, 130)을 쓰루홀(30)을 통하여 전기적으로 연결한다. 이렇게 형성된 구리 또는 구리 합금의 도금막(150)이 상술한 연결부(151, 152)가 된다.

그 후, 도 19에 도시된 바와 같이, 시트의 쓰루홀(30) 주변을 제외한 상하면에 솔더 레지스트(160)를 형성한다. 구체적으로, 먼저 솔더 레지스트(160)가 형성될 영역에 D/F 공정 즉, 노광, 현상, 에칭을 하여 도금막(150)과 금속 호일(143, 144)을 제거하고 그 자리에 솔더 레지스트(160)를 라미테이팅 하여 형성할 수 있다. 또한 스크린 인쇄, 액상 포토인쇄 등의 다양한 방법이 채택될 수 있다.

이어서, 솔더 레지스트(160)가 형성된 시트에 Sn/Pb 도금처리 하면, 도 20에 도시된 바와 같이, 솔더 레지스트(160)가 형성된 부분을 제외한 쓰루홀(30) 내주면 및 주변부에 솔더층(170)이 형성된다. 이 솔더층(170)은 이후 서미스터를 PCB에 실장할 때 솔더 리플로우 방법 등에 의해 PCB 상의 전극 패드에 연결되는 터미널이다.

마지막으로, 도 21에 도시된 바와 같이, 쓰루홀(30)의 폭방향으로 쓰루홀(30)을 관통하는 절단선(40)을 따라 시트를 절단함으로써, 쓰루홀(30)의 폭방향으로 각 쓰루홀 사이의 영역이 하나의 단위 서미스터로 분리된다. 이때 쓰루홀(30)의 중간 부위 측벽을 원형이나 타원형으로 잘라내면 도 1a에 도시된 측면에 홈(180)을 가지는 서미스터가 완성된다. 시트의 절단은 소잉(sawing)이나 소정 형상의 금형을 이용한 판금 공정에 의해 이루어질 수 있다. 한편, 도 21에서 원형이나 타원형의 천공과정을 생략하면, 서미스터 측면 전부를 통하여 상하면의 전극이 연결되는 구조의 서미스터를 제조할 수 있다.

한편, 상기에서는 상면 및 하면 전극이 에칭의 방법을 이용하여 비전도성 갭을 사이에 두는 두 부분으로 나뉘도록 제조하였으나 이외에도, 박판 저항소자의 일부를 노출시킨 채 일 방향으로 연장형성 된 단일의 형태일 수도 있다. 즉 금속막의 상면 일단을 에칭하여 박형 저항소자를 노출시키는 형태가 되도록 제조할 수도 있다(도 6 참조).

도 22은 전술한 다른 실시예에 따른 서미스터(도 11)를 제조하는 방법을 설명하기 위한 도면으로서, 전술한 일 실시예의 서미스터 제조방법과 다른 점을 중심으로 설명하면 다음과 같다.

전술한 바와 같이, 도 11의 서미스터는 그 측면 구조가 도 1의 서미스터와 달리, 반원형 또는 반타원형 홈(280)을 통해 상하면의 전극이 연결되는 구조이다. 이러한 구조의 서미스터를 제조하기 위해서는, 도 16에 도시된 바와 같이 접합된 시트에 대하여, 도 17의 쓰루홀(30) 대신에 도 22에 도시된 원형 또는 타원형의 쓰루홀(31)을 형성하고, 이후 연결부 형성, 솔더 레지스트 및 솔더 형성 공정을 수행한 다음, 도 22에 도시된 절단선(60 및 70)을 따라 절단하면 된다. 즉 상기 쓰루홀(31)을 관통하도록 절단하면 된다.

한편, 도 22에서는 쓰루홀(31) 사이마다 동일한 크랭크 형상의 비전도성 갭(20)을 형성한 결과, 쓰루홀의 상하로 일정한 간격만큼의 시트를 버리게 되는 문제가 있다. 이는, 본 발명이 서미스터의 제조과정에서 시트가 뒤틀리지 않게 하기 위해 도면의 상하방향으로 연속되는 긴 슬릿을 형성하지 않고 쓰루홀을 일정한 간격을 두고 형성한 결과이다.

이에 대해, 도 23과 같이, 각 서미스터가 형성되는 영역의 비전도성 갭(21)을 동일한 형상으로 하지 않고, 도면의 상하방향으로 번갈아 가면서 크랭크 형상을 좌우로 뒤집음으로써 갭(21)을 연속하여 형성한 다음, 절단선(60 및 70)을 따라 절단하여 서미스터를 제조할 수 있다. 이 결과 절단선(70) 사이에 버리는 영역이 없어 낭비를 줄일 수 있다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

이상에서의 설명에서와 같이, 본 발명에 따른 서미스터는 표면 실장용으로 사용되는 서미스터의 면적을 증대하지 않고 초기 저항을 낮출 수 있어 상온에서 서미스터의 저항특성을 향상시킨다. 나아가, 본 발명에 따른 서미스터는 내열성, 내구성, 및 절연내력이 우수하며 누설전류의 발생을 방지할 수 있다.

또한 본 발명의 서미스터는 구조적으로 대칭형상을 가지기 때문에 구조의 비대칭성에 의해 발생하는 툼스톤 현상을 근원적으로 방지할 수 있다. 또한 서미스터 측면에 균열이 생기더라도 물질층의 측면을 통한 상하면 전극의 연결부가 균열에 대하여 잘 견딜 수 있다.

나아가, 본 발명의 서미스터의 제조방법에 따르면, 저항소자 시트의 장공형, 원형 또는 타원형의 쓰루홀을 소정 간격을 두고 상하좌우로 배치시킴으로써, 서미스터의 제조과정에서 시트가 뒤틀리는 현상을 방지할 수 있다.

Claims (38)

1. 온도에 따라 저항이 변하며, 적어도 두 장 이상이 적층되어 마련된 박판 저항소자;

   상기 박판 저항소자 각각의 상면에 비전도성 갭을 사이에 두고 상호 대칭적으로 맞물리도록 적층된 제1 및 제2 상면전극;

   상기 박판 저항소자 각각의 하면에 비전도성 갭을 사이에 두고 상호 대칭적으로 맞물리도록 적층된 제1 및 제2 하면전극;

   상기 박판 저항소자 사이에 각각 개재되는 중간절연층;

   상기 각각의 제1 상면전극과 제1 하면전극을 전기적으로 연결하는 제1 연결부;

   상기 각각의 제2 상면전극과 제2 하면전극을 전기적으로 연결하는 제2 연결부;

   상기 박판 저항소자 중 최상단에 있는 박판 저항소자의 제1 및 제2 상면전극 의 상면에 마련되는 제1 절연층; 및

   상기 박판 저항소자 중 최하단에 있는 박판 저항소자의 제1 및 제2 하면전극의 하면에 마련되는 제2 절연층;을 포함하는 서미스터.
2. 제1항에 있어서,

   상기 제1 및 제2 연결부는 제1 절연층의 상면 및 제2 절연층의 하면으로 일 부 연장 형성되며,

   상기 제1 및 제2 연결부의 연장부분과 제1 절연층 사이 또는 제1 및 제2 연결부의 연장부분와 제2 절연층 사이에 개재되는 금속 호일층;을 더 포함하는 것을 특징으로 하는 서미스터.
3. 제1항에 있어서,

   상기 서미스터 상면 및 하면의 중심부에 형성된 상부 및 하부 솔더 레지스트; 및

   상기 서미스터 측면을 감싸도록 상기 상부 및 하부 솔더 레지스트의 양쪽에 형성되는 솔더층;을 더 포함하는 것을 특징으로 하는 서미스터.
4. 제1항에 있어서,

   상기 두 개 이상의 박판 저항소자 각각의 제1 및 제2 상면전극의 패턴은 제1 및 제2 하면전극의 패턴과 회전대칭이고,

   상기 서미스터를 뒤집었을 때 표면에 나타나는 전극 패턴이 동일하도록, 최상단 박판 저항소자의 제1 및 제2 상면전극은 최하단 박판 저항소자의 제1 및 제2 하면전극의 패턴과 회전대칭인 것을 특징으로 하는 서미스터.
5. 제1항에 있어서,

   상기 제1 연결부는 상기 두 개 이상의 박판 저항소자의 일측면을 감싸면서, 박판 저항소자 각각의 제1 상면전극 및 제1 하면전극을 전기적으로 연결하고,

   상기 제2 연결부는 상기 두 개 이상의 박판 저항소자의 상기 일측면과 대향하는 타측면을 감싸면서, 박판 저항소자 각각의 제2 상면전극 및 제2 하면전극을 전기적으로 연결하는 것을 특징으로 하는 서미스터.
6. 제5항에 있어서,

   상기 박판 저항소자의 일측면 및 타측면에는 각각 홈이 형성되어 있고, 상기 제1 및 제2 연결부는 각각 상기 홈을 제외한 일측면 및 타측면을 감싸면서 상기 전극들을 전기적으로 연결하는 것을 특징으로 하는 서미스터.
7. 제5항에 있어서,

   상기 박판 저항소자의 일측면 및 타측면에는 각각 홈이 형성되어 있고, 상기 제1 및 제2 연결부는 각각 상기 일측면 및 타측면의 홈을 감싸면서 상기 전극들을 전기적으로 연결하는 것을 특징으로 하는 서미스터.
8. 제1항에 있어서,

   상기 비전도성 갭은, 그 형상이 크랭크형, 사각요철 패턴, 지그재그형, 또는 파형인 것을 특징으로 하는 서미스터.
9. 제1항에 있어서,

   상기 비전도성 갭의 폭은 상기 박판 저항소자의 두께보다 작은 것을 특징으로 하는 서미스터.
10. 제1항에 있어서,

    상기 비전도성 갭의 폭은 0.13 내지 0.6 mm인 것을 특징으로 하는 서미스터.
11. 제1항에 있어서,

    상기 박판 저항소자는 정온계수 특성을 갖는 PTC 폴리머 소자인 것을 특징으로 하는 서미스터.
12. 제11항에 있어서, 상기 PTC 폴리머 소자는,

    폴리머, 전도성 입자, 산화방지제를 포함하고,

    상온에서의 비저항이 0.1 내지 2.0Ωcm인 것을 특징으로 하는 서미스터.
13. 제1항에 있어서,

    상기 제1 및 제2 상면전극과 제1 및 제2 하면전극은 구리 또는 구리합금으로 이루어진 것을 특징으로 하는 서미스터.
14. 상기 중간절연층은 열팽창계수가 0.001/℃ 이하이고, 체적저항은 5000Ωcm이상이며, 절연내력은 1KV/mm 이상이며, 박리강도는 0.5 Kg/cm 이상인 것을 특징으로 하는 서미스터.
15. 온도에 따라 저항이 변하며, 적어도 두 개 이상이 상호 대향되도록 마련된 박판 저항소자;

    상기 각각의 박판 저항소자 양면에 적층된 상면전극 및 하면전극;

    상기 박판 저항소자 사이에 각각 개재되며, 열팽창계수가 0.001/℃ 이하이고, 체적저항은 5000Ωcm이상이며, 절연내력은 1KV/mm 이상이며, 박리강도는 0.5 Kg/cm 이상인 중간 절연층;

    상기 두 개 이상의 박판 저항소자의 일측면을 감싸면서, 박판 저항소자 각각의 상면전극 및 하면전극들을 선택적으로 전기적 연결하는 제1 연결부;

    상기 두 개 이상의 박판 저항소자의 타측면을 감싸면서, 박판 저항소자 각각의 상면전극 및 하면전극들을 선택적으로 전기적 연결하는 제2 연결부;

    상기 박판 저항소자 중 최상단에 있는 박판 저항소자의 상면전극의 상면에 마련되는 제1 절연층; 및

    상기 박판 저항소자 중 최하단에 있는 박판 저항소자의 하면전극의 하면에 마련되는 제2 절연층;을 포함하는 서미스터.
16. 제15항에 있어서,

    상기 두 개 이상의 박판 저항소자의 각각의 상면전극은 박판 저항소자의 상기 타측면측 상면 일부를 노출시키면서 박판 저항소자의 상면에 형성되어 있고,

    상기 두 개 이상의 박판 저항소자의 각각의 하면전극은 박판 저항소자의 상기 일측면측 하면 일부를 노출시키면서 박판 저항소자의 하면에 형성되어 있으며,

    상기 제1 연결부는 상기 두 개 이상의 박판 저항소자 각각의 상면전극들을 전기적으로 연결하고,

    상기 제2 연결부는 상기 두 개 이상의 박판 저항소자 각각의 하면전극들을 전기적으로 연결하는 것을 특징으로 하는 서미스터.
17. 제15항에 있어서,

    상기 두 개 이상의 박판 저항소자의 각각의 상면전극은, 비전도성 갭을 사이에 두고 전기적으로 분리되어 박판 저항소자의 상기 일측면측 상면에 형성된 제1 상면전극 및 박판 저항소자의 상기 타측면측 상면에 형성된 제2 상면전극으로 구성되고,

    상기 두 개 이상의 박판 저항소자의 각각의 하면전극은, 비전도성 갭을 사이에 두고 전기적으로 분리되어 박판 저항소자의 상기 일측면측 하면에 형성된 제1 하면전극 및 박판 저항소자의 상기 타측면측 하면에 형성된 제2 하면전극으로 구성되며,

    상기 제1 연결부는 상기 두 개 이상의 박판 저항소자 각각의 제1 상면전극들과 제1 하면전극들을 전기적으로 연결하고,

    상기 제2 연결부는 상기 두 개 이상의 박판 저항소자 각각의 제2 상면전극들과 제2 하면전극들을 전기적으로 연결하는 것을 특징으로 하는 서미스터.
18. 제17항에 있어서,

    상기 제1 상면전극은 제2 상면전극보다 그 면적이 크도록 상호 비대칭적으로 형성되어 있고,

    상기 제1 하면전극은 제2 하면전극보다 그 면적이 작도록 상호 비대칭적으로 형성되어 있는 것을 특징으로 하는 서미스터.
19. 제17항에 있어서,

    상기 제1 상면전극과 제2 상면전극 또는 상기 제1 하면전극과 제2 하면전극은 그 면적이 같고 상기 비전도성 갭을 사이에 두고 상호 대칭적으로 형성되어 있는 것을 특징으로 하는 서미스터.
20. 제17항에 있어서,

    상기 제1 상면전극과 제2 상면전극 또는 상기 제1 하면전극과 제2 하면전극은 그 면적이 같고 상기 비전도성 갭을 사이에 두고 상호 대칭적으로 맞물리도록 형성되어 있는 것을 특징으로 하는 서미스터.
21. 제15항에 있어서,

    상기 박판 저항소자의 일측면 및 타측면에는 각각 홈이 형성되어 있고, 상기 제1 및 제2 연결부는 각각 상기 홈을 제외한 일측면 및 타측면을 감싸면서 상기 전 극들을 전기적으로 연결하는 것을 특징으로 하는 서미스터.
22. 제15항에 있어서,

    상기 박판 저항소자의 일측면 및 타측면에는 각각 홈이 형성되어 있고, 상기 제1 및 제2 연결부는 각각 상기 일측면 및 타측면의 홈을 감싸면서 상기 전극들을 전기적으로 연결하는 것을 특징으로 하는 서미스터.
23. 제15항에 있어서,

    상기 제1 및 제2 연결부는 제1 절연층의 상면 및 제2 절연층의 하면으로 일부 연장 형성되며,

    상기 제1 및 제2 연결부의 연장부분과 제1 절연층 사이 또는 제1 및 제2 연결부의 연장부분과 제2 절연층 사이에 개재되는 금속 호일층;을 더 포함하는 것을 특징으로 하는 서미스터.
24. 제15항에 있어서,

    상기 서미스터 상면 및 하면의 중심부에 형성된 상부 및 하부 솔더 레지스트; 및

    상기 서미스터 측면을 감싸도록 상기 상부 및 하부 솔더 레지스트의 양쪽에 형성되는 솔더층;을 더 포함하는 것을 특징으로 하는 서미스터.
25. 제15항에 있어서,

    상기 박판 저항소자는 정온계수 특성을 갖는 PTC 폴리머 소자인 것을 특징으로 하는 서미스터.
26. 제25항에 있어서, 상기 PTC 폴리머 소자는,

    폴리머, 전도성 입자, 산화방지제를 포함하고,

    상온에서의 비저항이 0.1 내지 2.0Ωm인 것을 특징으로 하는 서미스터.
27. 제15항에 있어서,

    상기 상면전극 및 하면전극은 구리 또는 구리합금으로 이루어진 것을 특징으로 하는 서미스터.
28. 온도에 따라 저항이 변화하는 박판 저항 소자의 양면에 금속막이 적층된 시트를 두 개 이상 준비하는 단계;

    상기 시트 각각의 금속막 양면을 패터닝하여 전극 패턴을 형성하는 단계;

    상기 각각의 시트 사이, 최상단 시트의 상면, 최하단 시트의 하면에 각각 절연물질층을 마련하여 상호 접합하는 단계;

    상기 접합된 시트에 소정 형상의 쓰루홀을 매트릭스 상으로 다수개 형성하는 단계;

    상기 쓰루홀의 측벽을 통하여 상기 시트 양면에 적층된 금속막을 전기적으로 연결하는 단계; 및

    상기 쓰루홀의 폭 방향으로 인접한 각 쓰루홀 사이의 영역이 하나의 단위가 되도록 상기 전극 패턴이 형성된 시트를 절단하는 단계;를 포함하는 서미스터 제조방법.
29. 제28항에 있어서,

    상기 최상단 시트의 상면에 마련된 절연물질층의 상면 및 상기 최하단 시트의 하면에 마련된 절연물질층의 하면에 금속호일을 더 마련하여 상호 접합하는 것을 특징으로 하는 서미스터 제조방법.
30. 제28항에 있어서, 상기 시트를 절단하는 단계는,

    상기 쓰루홀의 길이방향의 상하부분을 각각 관통하도록 가로절단하는 것을 특징으로 하는 서미스터 제조방법.
31. 제30항에 있어서, 상기 시트를 절단하는 단계는,

    상기 쓰루홀의 길이방향 측벽 일부를 잘라내어 이 측벽에 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 서미스터 제조방법.
32. 제28항에 있어서, 상기 시트를 절단하는 단계는,

    상기 쓰루홀의 길이방향 상하부분을 관통하지 않도록 가로 절단하고,

    상기 쓰루홀을 관통하도록 세로 절단하는 것을 특징으로 하는 서미스터 제조방법.
33. 제28항에 있어서,

    상기 전극 패턴을 형성하는 단계에서, 상기 시트의 양면에 형성된 금속막에 대하여, 상기 쓰루홀의 폭 방향으로 인접한 각 쓰루홀 사이의 영역마다, 서로 대칭으로 맞물리면서 분리된 두 개의 전극 패턴이 되도록 상기 금속막을 제거하는 것을 특징으로 하는 서미스터 제조방법.
34. 제28항에 있어서,

    상기 시트를 뒤집었을 때 및 상기 접합된 시트를 뒤집었을 때 동일한 패턴이 되도록 상기 금속막을 제거하는 것을 특징으로 하는 서미스터 제조방법.
35. 제33항 또는 제34항에 있어서,

    상기 금속막의 제거되는 영역은 패턴이 크랭크형, 지그재그형, 사각요철 패턴, 또는 파형이 되도록 상기 금속막을 제거하는 것을 특징으로 하는 서미스터 제조방법.
36. 제28항에 있어서,

    상기 금속막을 전기적으로 연결하는 단계와 상기 시트를 절단하는 단계의 사 이에,

    상기 쓰루홀의 주변부를 제외한 상기 전극 패턴이 형성된 시트의 양면에 솔더 레지스터를 입히는 단계; 및

    상기 솔더 레지스트가 입혀지지 않은 쓰루홀의 주변부에 노출된 전극 패턴에 솔더를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 서미스터 제조방법.
37. 제28항에 있어서,

    상기 시트 각각의 사이에 마련된 절연물질층은 열팽창계수가 0.001/℃ 이하이고, 체적저항은 5000Ωcm 이상이며, 절연내력은 1KV/mm 이상이며, 박리강도는 0.5 Kg/cm 이상인 것을 특징으로 하는 서미스터 제조방법.
38. 제28항에 있어서,

    상기 전극 패턴을 형성하는 단계에서, 상기 박형 저항소자의 일부를 노출시키도록 상기 금속막의 일부를 제거하는 것을 특징으로 하는 서미스터 제조방법.

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