KR100685003B1 - 인터페이스장치, 영상처리장치 및 데이터통신방법 - Google Patents

인터페이스장치, 영상처리장치 및 데이터통신방법 Download PDF

Info

Publication number
KR100685003B1
KR100685003B1 KR1020050045314A KR20050045314A KR100685003B1 KR 100685003 B1 KR100685003 B1 KR 100685003B1 KR 1020050045314 A KR1020050045314 A KR 1020050045314A KR 20050045314 A KR20050045314 A KR 20050045314A KR 100685003 B1 KR100685003 B1 KR 100685003B1
Authority
KR
South Korea
Prior art keywords
data
circuit device
unit
cpu
buffer
Prior art date
Application number
KR1020050045314A
Other languages
English (en)
Other versions
KR20060123014A (ko
Inventor
김지원
강민구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050045314A priority Critical patent/KR100685003B1/ko
Priority to US11/320,777 priority patent/US20060282568A1/en
Priority to CNA2006100844617A priority patent/CN1893604A/zh
Publication of KR20060123014A publication Critical patent/KR20060123014A/ko
Application granted granted Critical
Publication of KR100685003B1 publication Critical patent/KR100685003B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Information Transfer Systems (AREA)

Abstract

본 발명은 제1회로장치 및 외부기기와의 제1직렬통신속도를 가지는 제2회로장치 사이의 인터페이스장치에 관한 것이다. 상기 인터페이스장치는, 상기 제2회로장치로부터 전송된 데이터가 저장되는 제1버퍼부; 상기 제1회로장치로부터 전송된 데이터가 저장되는 제2버퍼부; 상기 제2회로장치와 상기 제1버퍼부 및 상기 제2버퍼부 사이의 병렬통신을 수행하는 병렬통신부; 및 상기 제1회로장치와 상기 제1버퍼부 및 상기 제2버퍼부 사이의 상기 제1직렬통신속도보다 빠른 제2직렬통신속도로 직렬통신을 수행하는 직렬통신부를 포함한다. 이에 의하여, 회로장치 간의 데이터전송속도를 향상시킬 수 있다.
인터페이스, 병렬, 직렬, 전송, 속도

Description

인터페이스장치, 영상처리장치 및 데이터통신방법{INTERFACE APPARATUS, VIDEO PROCESSING APPARATUS AND DATA COMMUNICATION METHOD}
도 1은 종래의 영상처리장치의 구성을 도시한 블록도이며,
도 2는 본 발명의 일실시예에 의한 영상처리장치의 주요 구성을 개략적으로 도시한 도면이며,
도 3은 본 발명의 일실시예에 의한 상태-제어레지스터를 도시한 도면이며,
도 4는 본 실시예의 버퍼제어부의 구성을 개략적으로 도시한 회로도이며,
도 5는 본 실시예에 의해 CPU에서 스케일러로 데이터쓰기를 수행하는 과정을 개략적으로 도시한 흐름도이며,
도 6은 본 실시예에 의해 CPU가 스케일러로부터 데이터읽기를 수행하는 과정을 개략적으로 도시한 흐름도이다.
*도면의 주요 부분에 대한 부호의 설명
100: 영상처리장치 110: CPU
120: 인터페이스부 121: 제1버퍼부
122: 제2버퍼부 123: 병렬통신부
124: 직렬통신부 125: 버퍼제어부
126: 스피드레지스터 127: 상태-제어레지스터
본 발명은 인터페이스장치, 영상처리장치 및 데이터통신방법에 관한 것이다. 더욱 상세하게는, 본 발명은 회로장치 간의 데이터전송속도를 향상시킬 수 있는 인터페이스장치, 영상처리장치 및 데이터통신방법에 관한 것이다.
TV와 같은 영상처리장치는 방송국으로부터 디지털TV방송, 케이블TV방송 등의 방송신호를 수신하여 수신한 신호에 대하여 영상처리를 수행하여 영상과 음성을 출력한다.
이러한 영상처리장치는 수신한 영상신호에 대하여 영상처리를 수행하기 위하여 스케일러와 같은 회로장치를 구비할 수 있다. 또한, 영상처리장치는 장치 전체에 대한 제어를 수행하기 위한 CPU를 더 구비할 수 있으며, CPU는 상기 스케일러와 데이터통신을 수행할 수 있다. 이러한 종래의 영상처리장치의 구성을 도 1에 개략적으로 도시하였다.
영상처리장치의 CPU(1)와 스케일러(3)는 데이터통신버스(5)를 통하여 상호 데이터를 주고받을 수 있다. CPU(1)와 스케일러(3)는, 예컨대 GSPI(Gennum Serial Peripheral Interface)와 같은 시리얼(serial) 데이터통신 방식에 따라 데이터를 주고받을 수 있다. 이러한 GSPI에 의하면, 데이터 클록의 주파수가 1MHz 정도로서 CPU(1)와 스케일러(3) 간의 데이터 전송속도가 느리기 때문에, 빠른 속도로 표시되는 캡션(caption)과 같은 데이터가 누락될 염려가 있으며, 대용량의 OSD(On-Screen Display)와 같은 영상에 필요한 영상데이터를 처리하는 경우 효율적이지 못할 수가 있다.
한편, 영상처리장치의 CPU(1)는 장치 전반에 관한 제어를 수행하므로, CPU(1)에는 메모리(도시 안됨) 등 영상처리장치에 필요한 많은 주변장치들이 연결될 수 있다. 경우에 따라 이러한 주변장치들은 CPU(1)로부터 이격되어 연결될 수 있는데, 이 때 CPU(1)와 주변장치 간의 거리가 멀면 상호간의 데이터통신에 에러가 발생하는 팬아웃(fanout) 현상이 발생할 수 있다.
특히, CPU(1)에는 항상 전원이 인가되는, 이른바 1차전원이 입력되고, 주변장치에는 전원관리(power management)에 있어서의 스탠바이(stand-by) 상태에서 전원이 인가되지 않는, 이른바 2차전원이 입력되는 경우, 스탠바이 시 주변장치가 CPU(1)의 전류를 끌어가기 때문에, CPU(1)가 정상적인 동작을 할 수 없는 경우가 있다.
나아가, CPU(1)의 특성으로 인하여, CPU(1)가 연결된 주변장치와의 데이터통신을 위하여 주변장치를 지정할 수 있는 수, 예컨대, 칩 셀렉트(chip select)의 수에는 제한이 있는 바, 이러한 제한된 수를 넘는 주변장치를 연결하고자 하는 경우 그 주변장치를 어떻게 지정할 것인가의 문제가 있을 수 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 회로장치 간의 데이터전송속도를 향상시킬 수 있는 인터페이스장치, 영상처리장치 및 데이터통신방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, 회로장치 간의 팬아웃 현상을 방지할 수 있는 인터페이스 장치, 영상처리장치 및 데이터통신방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 회로장치 이용의 효율을 향상시킬 수 있는 인터페이스장치, 영상처리장치 및 데이터통신방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은, 제1회로장치 및 외부기기와의 제1직렬통신속도를 가지는 제2회로장치 사이의 인터페이스장치에 있어서, 상기 제2회로장치로부터 전송된 데이터가 저장되는 제1버퍼부; 상기 제1회로장치로부터 전송된 데이터가 저장되는 제2버퍼부; 상기 제2회로장치와 상기 제1버퍼부 및 상기 제2버퍼부 사이의 병렬통신을 수행하는 병렬통신부; 및 상기 제1회로장치와 상기 제1버퍼부 및 상기 제2버퍼부 사이의 상기 제1직렬통신속도보다 빠른 제2직렬통신속도로 직렬통신을 수행하는 직렬통신부를 포함하는 것을 특징으로 하는 인터페이스장치를 제공한다.
상기 인터페이스장치는, 상기 제2회로장치와 상기 병렬통신부 사이에 개재되며, 상기 제2회로장치 및 상기 병렬통신부 사이에 전송되는 데이터가 저장되는 제3버퍼부를 더 포함할 수 있다. 상기 인터페이스장치는, 상기 제2회로장치가 상기 제3버퍼부로부터 데이터를 전송 받을 수 있도록, 상기 제2회로장치로부터 신호를 입력 받아 이에 기초하여 상기 제3버퍼부의 동작을 제어하는 버퍼제어부를 더 포함할 수 있다. 상기 데이터는 영상데이터를 포함하며, 상기 제1회로장치는 상기 영상데이터를 처리하는 스케일러를 포함하며, 상기 제2회로장치는 CPU를 포함할 수 있다.
본 발명은, 제1회로장치 및 외부기기와의 제1직렬통신속도를 가지는 제2회로장치 간 인터페이스장치의 데이터통신방법에 있어서, 상기 제2회로장치에서 상기 인터페이스장치로 병렬통신에 의해 데이터를 전송하는 단계; 상기 제2회로장치로부터 전송된 데이터를 상기 제1직렬통신속도보다 빠른 제2직렬통신속도로 직렬통신에 의해 상기 인터페이스장치에서 상기 제1회로장치로 전송하는 단계; 상기 제1회로장치에서 상기 인터페이스장치로 직렬통신에 의해 상기 제2직렬통신속도로 데이터를 전송하는 단계; 및 상기 제1회로장치로부터 전송된 데이터를 병렬통신에 의해 상기 인터페이스장치에서 상기 제2회로장치로 전송하는 단계를 포함하는 것을 특징으로 하는 데이터통신방법에 의해서도 상기 목적을 달성할 수 있다.
상기 인터페이스장치에서 상기 제2회로장치로 데이터를 전송하는 단계는, 상기 인터페이스장치에서 전송되는 데이터를 소정의 버퍼에 저장하는 단계; 및 상기 버퍼에 저장되어 있는 데이터를 상기 제2회로장치에 전송하는 단계를 포함할 수 있다.
상기 인터페이스장치에서 상기 제2회로장치로 데이터를 전송하는 단계는, 상기 제2회로장치에서 상기 인터페이스장치로 상기 버퍼로부터의 데이터전송을 요청하는 신호를 전송하는 단계; 및 상기 신호에 대응하여 상기 인터페이스장치에서 상기 버퍼로, 상기 버퍼에서 상기 제2회로장치로의 데이터전송이 가능하도록 하는 신호를 전송하는 단계를 더 포함할 수 있다. 상기 데이터는 영상데이터를 포함하며, 상기 제1회로장치는 상기 영상데이터를 처리하는 스케일러를 포함하며, 상기 제2회로장치는 CPU를 포함할 수 있다.
본 발명은, 영상처리장치에 있어서, 영상데이터를 처리하는 스케일러; 외부기기와의 제1직렬통신속도를 가지며, 상기 스케일러와 데이터통신을 수행하는 CPU; 및 상 기 CPU와 병렬통신을 수행하고, 상기 스케일러와 상기 제1직렬통신속도보다 빠른 제2직렬통신속도로 직렬통신을 수행함으로써, 상기 CPU와 상기 스케일러의 데이터통신을 인터페이스하는 인터페이스부를 포함하는 것을 특징으로 하는 영상처리장치에 의해서도 상기 목적을 달성할 수 있다.
상기 영상처리장치는, 상기 CPU와 상기 인터페이스부 사이에 개재되며, 상기 CPU 및 상기 인터페이스부 사이에 전송되는 데이터가 저장되는 버퍼부를 더 포함할 수 있다. 상기 인터페이스부는, 상기 CPU가 상기 버퍼부로부터 데이터를 전송 받을 수 있도록, 상기 CPU로부터 신호를 입력 받아 이에 기초하여 상기 버퍼부의 동작을 제어하는 버퍼제어부를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 관하여 상세히 설명한다. 도 2는 본 발명의 일실시예에 의한 영상처리장치(100)의 주요 구성을 개략적으로 도시한 도면이다. 본 발명의 영상처리장치(100)는 아날로그TV방송, 디지털TV방송, 케이블TV방송 등의 영상신호를 수신하여 수신한 영상신호에 대하여 영상처리를 수행하여 영상을 표시하는 PDP(Plasma Display Panel) TV 등으로 구현될 수 있다.
본 실시예의 영상처리장치(100)는 도 2에 도시된 바와 같이, CPU(110), 인터페이스부(120) 및 스케일러(130)를 포함한다. CPU(110)는 영상처리장치(100)의 전반적인 제어를 수행할 수 있다. 스케일러(130)는 영상처리장치(100)가 수신한 영상신호에 대하여 적절한 영상처리를 수행할 수 있다. 스케일러(130) 및 CPU(110)는 각각 본 발명의 제1회로장치 및 제2회로장치의 일례이다.
본 발명의 CPU(110)는 인터페이스부(120)를 통하여 스케일러(130)와 데이터통신을 수행할 수 있다. CPU(110)는 직렬 및 병렬통신이 모두 가능한 장치이며, 스케일러(130)는 직렬통신이 가능한 장치로서, CPU(110)는 스케일러(130)와 직렬통신을 하는 경우 제1직렬통신속도로 데이터를 전송할 수 있다. 예컨대, CPU(110)와 스케일러(130)가 GSPI(Gennum Serial Peripheral Interface)에 따라 직렬로 데이터전송을 하는 경우를 가정하면, 그 데이터통신에 이용되는 클록의 주파수는 약 1MHz일 수 있다.
인터페이스부(120)는 CPU(110)와 병렬통신을 수행하며, 스케일러(130)와 직렬통신을 수행한다. 인터페이스부(120)는 스케일러(130)와 상기 제1직렬통신속도보다 빠른 제2직렬통신속도로 직렬통신을 수행한다. 인터페이스부(120)는 스케일러(130)와 GSPI(Gennum Serial Peripheral Interface)에 따라 직렬로 데이터통신을 수행할 수 있으며, 이 경우 그 데이터통신에 이용되는 클록의 주파수는 약 10MHz일 수 있다. 한편, CPU(110)는 그 직렬통신에 비하여 병렬통신의 경우 시간 당 데이터의 전송량이 더 많은 것이 바람직하다. 본 실시예에서의 CPU(110) 및 인터페이스부(120) 사이의 데이터전송속도와 인터페이스부(120) 및 스케일러(130) 사이의 데이터전송속도는 비슷할 수 있다.
즉, 본 실시예의 영상처리장치(100)에 의하면, 인터페이스부(120)를 CPU(110) 및 스케일러(130) 사이에 개재시킴으로써, CPU(110)의 직렬통신을 병렬통신으로 바꾸어 시간 당 데이터의 전송량을 향상시키는 한편, 직렬통신속도가 우수한 인터페이스부(120)가 스케일러(130)와 직렬로 데이터통신을 수행함으로써, CPU(110) 및 스케일러(130) 사이의 데이터통신속도가 향상된다.
도 2에 도시된 바와 같이, 본 실시예의 인터페이스부(120)는 제1버퍼부(121), 제2버퍼부(122), 병렬통신부(123) 및 직렬통신부(124)를 포함할 수 있다. 제1버퍼부(121)에는 CPU(110)에서 스케일러(130)로 전송되는 데이터가 저장되며, 제2버퍼부(122)에는 스케일러(130)에서 CPU(110)로 전송되는 데이터가 저장된다. 본 실시예의 제1버퍼부(121) 및 제2버퍼부(122)는 각각 16비트의 버퍼일 수 있다.
병렬통신부(123)는 CPU(110)과 병렬로 데이터통신을 수행한다. 병렬통신부(123) 및 CPU(110)는 데이터라인(DATA, 151), 어드레스라인(ADDRESS, 152), 칩셀렉트라인(CS, 153), 출력인에이블라인(OE, 154), 쓰기인에이블라인(WE, 155), 클록라인(CLK, 156) 및 리셋라인(RESET, 157)을 통하여 신호를 주고받으며 병렬통신을 수행할 수 있다.
본 실시예에서는, 데이터라인(DATA, 151)을 통하여 예컨대 16비트의 데이터가 병렬로 전송될 수 있다. 어드레스라인(152)은 3비트로서 제1버퍼부(121), 제2버퍼부(122) 등의 인터페이스부(120) 내의 버퍼나 레지스터를 지정하는 어드레스정보를 가진 신호가 전송된다. 칩셀렉트라인(153)으로는 인터페이스부(120)를 선택하기 위한 신호가 전송된다. 출력인에이블라인(154) 및 쓰기인에이블라인(155)을 통하여는, CPU(110)가 각각 출력 및 쓰기가 준비되었음을 알리는 신호가 전송된다. 클록라인(156)으로는 클록신호가 전송된다. 리셋라인(157)으로는 인터페이스부(120)를 리셋하기 위한 신호가 전송된다.
인터페이스부(120)는 CPU(110)과의 데이터통신에 필요한 상태정보 및 제어정보를 저장하는 상태-제어레지스터(127)를 더 포함할 수 있다. 도 3은 상태- 제어레지스터(127)를 도시한 도면이다. 본 실시예의 상태-제어레지스터(127)는 8비트의 레지스터이며, 읽기동작(read)의 성공적인 수행여부를 나타내는 READ SUCCESS비트(127.1), 쓰기동작(write)의 성공적인 수행여부를 나타내는 WRITE SUCCESS비트(127.2), 스케일러(130)를 선택하기 위한 SCALER SC비트(127.3), 통신에러가 발생하는 경우 제1버퍼부(121) 및/또는 제2버퍼부를 클리어하기 위한 BUFFER CLEAR비트(127.4), 읽기동작을 시작하기 위한 READ START비트(127.5) 등을 가질 수 있다. 3 개의 RESERVED비트(127.6)는 미사용 비트이다.
직렬통신부(124)는 스케일러(130)와 직렬로 데이터통신을 수행한다. 직렬통신부(124) 및 스케일러(130)는 예컨대 GSPI에 따라 직렬데이터통신을 수행할 수 있다. 인터페이스부(120)는 직렬통신부(124) 및 스케일러(130) 간의 직렬데이터통신에 있어서 클록의 조정을 위한 8비트의 스피드레지스터(126)를 더 포함할 수 있다.
도 5를 참조하여, 본 실시예의 영상처리장치(100)의 동작을 상세히 설명한다. 도 5는 CPU(110)에서 스케일러(130)로 데이터쓰기(data write)를 수행하는 과정을 개략적으로 도시한 흐름도이다.
먼저, CPU(110)는 스케일러(130)로 소정의 데이터를 쓰기 위하여, 인터페이스부(120)를 초기화한다(S100). 인터페이스부(120)는 WRITE SUCCESS비트(127.2)를 클리어함으로써 CPU(110)가 다음 동작을 수행하도록 한다. CPU(110)는 데이터쓰기의 대상(이하, "타겟(TARGET)"이라고도 함)의 지정을 위하여 병렬통신부(123)에 소정의 명령을 전송하면, 인터페이스부(120)는 SCALER CS비트(127.3) 를 조작함으로써 스케일러(130)를 타겟으로 선정한다(S102).
CPU(110)는 데이터쓰기가 수행될 것을 알리는 16비트의 쓰기명령어(write command)를 병렬통신부(123)에 전송한다(S104). 병렬통신부(123)는 전송 받은 16비트의 쓰기명령어를 한 비트씩 차례로 제1버퍼부(121)에 저장하고, 직렬통신부(124)는 제1버퍼부(121)에 저장된 쓰기명령어를 비트 시리얼하게(bit-serially) 스케일러(130)에 전송한다. 인터페이스부(120)는 스케일러(130)로 쓰기명령어가 다 전송되었는지 여부를 확인하고(S106), 전송이 아직 완료되지 않은 것으로 판단하면(S106의 No) 계속해서 전송을 수행한다. 인터페이스부(120)는 스케일러(130)로 쓰기명령어의 전송이 완료된 것으로 판단하면(S106의 Yes), WRITE SUCCESS비트(127.2)를 클리어함으로써 CPU(110)가 다음 동작을 수행하도록 한다.
CPU(110)는 쓰기데이터의 어드레스정보를 가진 데이터를 병렬통신부(123)에 전송한다(S108). 병렬통신부(123)는 전송 받은 어드레스정보를 가진 데이터를 한 비트씩 차례로 제1버퍼부(121)에 저장하고, 직렬통신부(124)는 제1버퍼부(121)에 저장된 어드레스정보를 가진 데이터를 비트 시리얼하게 스케일러(130)에 전송한다. 인터페이스부(120)는 스케일러(130)로 어드레스정보를 가진 데이터가 다 전송되었는지 여부를 확인하고(S110), 전송이 아직 완료되지 않은 것으로 판단하면(S110의 No) 계속해서 전송을 수행한다. 인터페이스부(120)는 스케일러(130)로 어드레스정보를 가진 데이터의 전송이 완료된 것으로 판단하면(S110의 Yes), WRITE SUCCESS비트(127.2)를 클리어함으로써 CPU(110)가 다음 동작을 수행하도록 한다.
CPU(110)는 쓰기데이터를 병렬통신부(123)에 전송한다(S112). 병렬통신부(123)는 전송 받은 쓰기데이터를 한 비트씩 차례로 제1버퍼부(121)에 저장하고, 직렬통신부(124)는 제1버퍼부(121)에 저장된 쓰기데이터를 비트 시리얼하게 스케일러(130)에 전송한다. 인터페이스부(120)는 스케일러(130)로 쓰기데이터가 다 전송되었는지 여부를 확인하고(S114), 전송이 아직 완료되지 않은 것으로 판단하면(S114의 No) 계속해서 전송을 수행한다. 인터페이스부(120)는 스케일러(130)로 어드레스정보를 가진 데이터의 전송이 완료된 것으로 판단하면(S114의 Yes), SCALER CS비트(127.3)를 변경함으로써 스케일러(130)의 선택을 해제하고(S116) 다른 동작을 수행한다.
도 6은 스케일러(130)에서 CPU(110)로 데이터읽기(data read)를 수행하는 과정을 개략적으로 도시한 흐름도이다. 먼저, CPU(110)는 스케일러(130)로부터 소정의 데이터를 읽기 위하여, 인터페이스부(120)를 초기화한다(S200). 인터페이스부(120)는 WRITE SUCCESS비트(127.2)를 클리어함으로써 CPU(110)가 다음 동작을 수행하도록 한다. CPU(110)는 데이터읽기의 대상의 지정을 위하여 병렬통신부(123)에 소정의 명령을 전송하면, 인터페이스부(120)는 SCALER CS비트(127.3)를 조작함으로써 스케일러(130)를 타겟으로 선정한다(S202).
CPU(110)는 데이터읽기가 수행될 것을 알리는 16비트의 읽기명령어(read command)를 병렬통신부(123)에 전송한다(S204). 병렬통신부(123)는 전송 받은 16비트의 읽기명령어를 한 비트씩 차례로 제1버퍼부(121)에 저장하고, 직렬통신부(124)는 제1버퍼부(121)에 저장된 읽기명령어를 비트 시리얼하게 스케일러(130)에 전송한다. 인터페이스부(120)는 스케일러(130)로 읽기명령어가 다 전송되었는지 여부를 확인 하고(S206), 전송이 아직 완료되지 않은 것으로 판단하면(S206의 No) 계속해서 전송을 수행한다. 인터페이스부(120)는 스케일러(130)로 읽기명령어의 전송이 완료된 것으로 판단하면(S206의 Yes), WRITE SUCCESS비트(127.2)를 클리어함으로써 CPU(110)가 다음 동작을 수행하도록 한다.
CPU(110)는 읽기데이터의 어드레스정보를 가진 데이터를 병렬통신부(123)에 전송한다(S208). 병렬통신부(123)는 전송 받은 어드레스정보를 가진 데이터를 한 비트씩 차례로 제1버퍼부(121)에 저장하고, 직렬통신부(124)는 제1버퍼부(121)에 저장된 어드레스정보를 가진 데이터를 비트 시리얼하게 스케일러(130)에 전송한다. 인터페이스부(120)는 스케일러(130)로 어드레스정보를 가진 데이터가 다 전송되었는지 여부를 확인하고(S210), 전송이 아직 완료되지 않은 것으로 판단하면(S210의 No) 계속해서 전송을 수행한다. 인터페이스부(120)는 스케일러(130)로 어드레스정보를 가진 데이터의 전송이 완료된 것으로 판단하면(S210의 Yes), WRITE SUCCESS비트(127.2)를 클리어함으로써 CPU(110) 및 스케일러(130)가 다음 동작을 수행하도록 한다.
스케일러(130)는 읽기명령 및 어드레스정보에 기초하여, 대응하는 16비트의 데이터를 직렬통신부(124)에 전송하면, 직렬통신부(124)는 전송 받은 16비트의 데이터를 제2버퍼부(122)에 저장한다(S212). 한편, CPU(110)은 데이터를 읽어갈 것이라는 읽기시작명령을 병렬통신부(123)에 전송한다(S212). 인터페이스부(120)는 제2버퍼부(122)에 16비트의 데이터가 완전히 채워졌는지를 확인함으로써 읽기준비가 완료되었는지 여부를 판단한다(S214). 인터페이스부(120)는 읽기준비가 완료되었는 지 여부를 판단하면(S214의 Yes), 병렬통신부(123)는 읽기준비가 완료되었다는 신호 및 제2버퍼부(122)에 저장된 16비트의 데이터를 CPU(110)에 전송함으로써 CPU(110)가 데이터읽기 동작을 수행하도록 한다(S216).
인터페이스부(120)는 CPU(110)가 제2버퍼부(122)에 저장된 16비트의 데이터를 다 읽어간 것으로 판단하면, READ SUCCESS비트(127.1)를 클리어함으로써 다음에 전송될 데이터의 어드레스정보 등을 수신할 수 있도록 한다. 인터페이스부(120)는 데이터읽기가 완료되었는지 여부를 판단하고(S218), 아직 완료되지 않은 것으로 판단하면(S218의 No), 계속해서 읽기동작을 수행하고, 데이터읽기가 완료된 것으로 판단하면(S218의 No), SCALER CS비트(127.3)를 변경함으로써 스케일러(130)의 선택을 해제하고(S220) 다른 동작을 수행한다.
본 실시예의 영상처리장치(100)는 제3버퍼부(140)를 더 포함할 수 있다. 제3버퍼부(140)는 CPU(110)과 병렬통신부(123) 사이의 데이터전송라인(140) 상에 위치하며, CPU(110)과 병렬통신부(123) 사이의 전송되는 데이터를 임시 저장한다. 제3버퍼부(140)는 CPU(110)과 병렬통신부(123) 상호간의 데이터통신에 에러가 발생하는 팬아웃(fanout) 현상을 방지하는 역할을 수행한다.
인터페이스부(120)는 제3버퍼부(140)에 칩셀렉트신호(BUFF_CS)를 전송함으로써 제3버퍼부(140)를 타겟으로서 선택하는 버퍼제어부(125)를 더 포함할 수 있다. 도 4는 본 실시예의 버퍼제어부(125)의 구성을 개략적으로 도시한 회로도이다. 버퍼제어부(125)는, 도 4에 도시된 바와 같이, NOR회로로 구현될 수 있다. 버퍼제어부(125)는, 병렬통신부(123)를 통하여 CPU(110)로부터 제3버퍼부(140)를 타겟으 로 선택할 것을 지시하는 신호를 전송 받을 수 있다.
본 실시예의 CPU(110)는 버퍼지정라인(AD, 158)을 더 포함할 수 있으며, 제3버퍼부(140)를 타겟으로 선택할 것을 지시하는 신호로서 버퍼지정라인(158), 출력인에이블라인(154) 및 칩셀렉트라인(153)을 통하여 3개의 신호(AD, OE 및 CS)를 전송할 수 있다. 버퍼제어부(125)는, 이들 3개의 신호(AD, OE 및 CS)를 전송받아 이들의 NOR값을 제3버퍼부(140)의 칩셀렉트신호(BUFF_CS)로서 전송한다. 버퍼제어부(125)는 CPU(110)의 지정에 따라 CPU(110)가 스케일러(130)로부터 데이터를 읽는 경우에 제3버퍼부(140)가 인터페이스부(120)로부터 CPU(110)을 향하도록 제3버퍼부(140)에 칩셀렉트신호(BUFF_CS)를 전송할 수 있다. 이에 의하여, CPU(110)에 주변장치들이 많이 연결되어 CPU(110)가 직접 칩셀렉터신호(CS)를 통하여 제3버퍼부(140)를 선택할 수 없는 경우, 간접적인 방법으로서 버퍼제어부(125)를 통하여 칩셀렉터신호(BUFF_CS)를 전송하게 하여 제3버퍼부(140)를 선택할 수 있도록 함으로써, 주어진 회로를 효율적으로 이용하도록 한다.
인터페이스부(120)는 CPLD(Complex Programmable Logic Device)로 구현될 수 있으며, 본 발명의 인터페이스장치의 일례이다. 제3버퍼부(140)는 본 발명의 버퍼부의 일례이며, 본 발명의 인터페이스장치에 포함될 수 있다.
이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며 특허청구범위 내에서 다양하게 실시될 수 있다.
상기한 바와 같이, 본 발명에 의하면, 회로장치 간의 데이터전송속도를 향상시킬 수 있는 인터페이스장치, 영상처리장치 및 데이터통신방법을 제공할 수 있다.
또한, 본 발명에 의하면, 회로장치 간의 팬아웃 현상을 방지할 수 있는 인터페이스장치, 영상처리장치 및 데이터통신방법을 제공할 수 있다.
또한, 본 발명에 의하면, 회로장치 이용의 효율을 향상시킬 수 있는 인터페이스장치, 영상처리장치 및 데이터통신방법을 제공할 수 있다.

Claims (11)

  1. 제1회로장치 및 외부기기와의 제1직렬통신속도를 가지는 제2회로장치 사이의 인터페이스장치에 있어서,
    상기 제2회로장치로부터 전송된 데이터가 저장되는 제1버퍼부;
    상기 제1회로장치로부터 전송된 데이터가 저장되는 제2버퍼부;
    상기 제2회로장치와 상기 제1버퍼부 및 상기 제2버퍼부 사이의 병렬통신을 수행하는 병렬통신부; 및
    상기 제1직렬통신속도보다 빠른 제2직렬통신속도로 상기 제1회로장치와 상기 제1버퍼부 및 상기 제2버퍼부 사이의 직렬통신을 수행하는 직렬통신부를 포함하는 것을 특징으로 하는 인터페이스장치.
  2. 제1항에 있어서,
    상기 제2회로장치와 상기 병렬통신부 사이에 개재되며, 상기 제2회로장치 및 상기 병렬통신부 사이에 전송되는 데이터가 저장되는 제3버퍼부를 더 포함하는 것을 특징으로 하는 인터페이스장치.
  3. 제1항에 있어서,
    상기 제2회로장치가 상기 제3버퍼부로부터 데이터를 전송 받을 수 있도록, 상기 제2회로장치로부터 신호를 입력 받아 이에 기초하여 상기 제3버퍼부의 동작을 제어하는 버퍼제어부를 더 포함하는 것을 특징으로 하는 인터페이스장치.
  4. 제1항에 있어서,
    상기 데이터는 영상데이터를 포함하며,
    상기 제1회로장치는 상기 영상데이터를 처리하는 스케일러를 포함하며,
    상기 제2회로장치는 CPU를 포함하는 것을 특징으로 하는 인터페이스장치.
  5. 제1회로장치 및 외부기기와의 제1직렬통신속도를 가지는 제2회로장치 사이의 인터페이스장치의 데이터통신방법에 있어서,
    상기 제2회로장치에서 상기 인터페이스장치로 병렬통신에 의해 데이터를 전송하는 단계;
    상기 제2회로장치로부터 전송된 데이터를 상기 제1직렬통신속도보다 빠른 제2직렬통신속도로 직렬통신에 의해 상기 인터페이스장치에서 상기 제1회로장치로 전송하는 단계;
    상기 제1회로장치에서 상기 인터페이스장치로 직렬통신에 의해 상기 제2직렬통신속도로 데이터를 전송하는 단계; 및
    상기 제1회로장치로부터 전송된 데이터를 병렬통신에 의해 상기 인터페이스장치에서 상기 제2회로장치로 전송하는 단계를 포함하는 것을 특징으로 하는 데이터통신방법.
  6. 제5항에 있어서,
    상기 인터페이스장치에서 상기 제2회로장치로 데이터를 전송하는 단계는,
    상기 인터페이스장치에서 전송되는 데이터를 소정의 버퍼에 저장하는 단계; 및
    상기 버퍼에 저장되어 있는 데이터를 상기 제2회로장치에 전송하는 단계를 포함하는 것을 특징으로 하는 데이터통신방법.
  7. 제5항에 있어서,
    상기 인터페이스장치에서 상기 제2회로장치로 데이터를 전송하는 단계는,
    상기 제2회로장치에서 상기 인터페이스장치로 상기 버퍼로부터의 데이터전송을 요청하는 신호를 전송하는 단계; 및
    상기 신호에 대응하여 상기 인터페이스장치에서 상기 버퍼로, 상기 버퍼에서 상기 제2회로장치로의 데이터전송이 가능하도록 하는 신호를 전송하는 단계를 더 포함하는 것을 특징으로 하는 데이터통신방법.
  8. 제5항에 있어서,
    상기 데이터는 영상데이터를 포함하며,
    상기 제1회로장치는 상기 영상데이터를 처리하는 스케일러를 포함하며,
    상기 제2회로장치는 CPU를 포함하는 것을 특징으로 하는 데이터통신방법.
  9. 영상처리장치에 있어서,
    영상데이터를 처리하는 스케일러;
    외부기기와의 직렬통신에서 제1직렬통신속도를 가지며, 상기 스케일러와 데이터통신을 수행하는 CPU; 및
    상기 CPU와 병렬통신을 수행하고, 상기 스케일러와 상기 제1직렬통신속도보다 빠른 제2직렬통신속도로 직렬통신을 수행함으로써, 상기 CPU와 상기 스케일러의 데이터통신을 인터페이스하는 인터페이스부를 포함하는 것을 특징으로 하는 영상처리장치.
  10. 제9항에 있어서,
    상기 CPU와 상기 인터페이스부 사이에 개재되며, 상기 CPU 및 상기 인터페이스부 사이에 전송되는 데이터가 저장되는 버퍼부를 더 포함하는 것을 특징으로 하는 영상처리장치.
  11. 제10항에 있어서,
    상기 인터페이스부는, 상기 CPU가 상기 버퍼부로부터 데이터를 전송 받을 수 있도록, 상기 CPU로부터 신호를 입력 받아 이에 기초하여 상기 버퍼부의 동작을 제어하는 버퍼제어부를 포함하는 것을 특징으로 하는 영상처리장치.
KR1020050045314A 2005-05-28 2005-05-28 인터페이스장치, 영상처리장치 및 데이터통신방법 KR100685003B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050045314A KR100685003B1 (ko) 2005-05-28 2005-05-28 인터페이스장치, 영상처리장치 및 데이터통신방법
US11/320,777 US20060282568A1 (en) 2005-05-28 2005-12-30 Interface apparatus, video processing apparatus and data communication method
CNA2006100844617A CN1893604A (zh) 2005-05-28 2006-05-23 接口设备、视频处理设备和数据通信方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050045314A KR100685003B1 (ko) 2005-05-28 2005-05-28 인터페이스장치, 영상처리장치 및 데이터통신방법

Publications (2)

Publication Number Publication Date
KR20060123014A KR20060123014A (ko) 2006-12-01
KR100685003B1 true KR100685003B1 (ko) 2007-02-20

Family

ID=37525358

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050045314A KR100685003B1 (ko) 2005-05-28 2005-05-28 인터페이스장치, 영상처리장치 및 데이터통신방법

Country Status (3)

Country Link
US (1) US20060282568A1 (ko)
KR (1) KR100685003B1 (ko)
CN (1) CN1893604A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008003436A1 (de) * 2008-01-07 2009-07-09 Micronas Gmbh Verfahren zur Änderung von Registerinhalten in einer Videosignalverarbeitungsschaltung und Videosignalverarbeitungsschaltung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950002509A (ko) * 1993-06-14 1995-01-04 김주용 종합 정보 통신망용 중용량 사설 교환기의 1차군 속도 인터페이스 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69300523T2 (de) * 1993-11-26 1996-03-14 Sgs Thomson Microelectronics Prozessorschnittstellenschaltung zum Austausch von seriellen digitalen Daten mit einem Peripheriegerät.
US5724554A (en) * 1994-11-30 1998-03-03 Intel Corporation Apparatus for dual serial and parallel port connections for computer peripherals using a single connector
US5884099A (en) * 1996-05-31 1999-03-16 Sun Microsystems, Inc. Control circuit for a buffer memory to transfer data between systems operating at different speeds
US6256687B1 (en) * 1998-08-04 2001-07-03 Intel Corporation Managing data flow between a serial bus device and a parallel port
US6434649B1 (en) * 1998-10-14 2002-08-13 Hitachi, Ltd. Data streamer
US6581125B1 (en) * 1999-05-14 2003-06-17 Koninklijke Philips Electronics N.V. PCI bridge having latency inducing serial bus
US7356636B2 (en) * 2005-04-22 2008-04-08 Sun Microsystems, Inc. Virtualized PCI switch

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950002509A (ko) * 1993-06-14 1995-01-04 김주용 종합 정보 통신망용 중용량 사설 교환기의 1차군 속도 인터페이스 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1019950002509

Also Published As

Publication number Publication date
KR20060123014A (ko) 2006-12-01
CN1893604A (zh) 2007-01-10
US20060282568A1 (en) 2006-12-14

Similar Documents

Publication Publication Date Title
KR100334359B1 (ko) 마이크로프로세서의중재없는스마트카드메시지전송장치
JP2007233960A (ja) 認証処理装置および認証処理方法
CN111625182B (zh) 通用闪存存储器模块、控制器、电子装置及操作方法
JP4452690B2 (ja) 電子装置、その制御方法、ホスト装置及びその制御方法
US20170132166A1 (en) Chip interconnection method, chip and device
US6691179B2 (en) Direct memory access controller for converting a transfer mode flexibly in accordance with a data transfer counter value
US5896549A (en) System for selecting between internal and external DMA request where ASP generates internal request is determined by at least one bit position within configuration register
JP2006092521A (ja) インターフェース選択スイッチを含む不揮発性メモリ保存装置及びそれを利用した方法
US7299302B2 (en) Direct memory access control apparatus and method
EP0398178A2 (en) Data communication control device
CN102063857B (zh) 集成电路装置以及电子设备
KR100685003B1 (ko) 인터페이스장치, 영상처리장치 및 데이터통신방법
KR100348545B1 (ko) 통신 ｄｍａ 장치
CN100531337C (zh) 视频处理装置和数据处理方法
US7054958B2 (en) Apparatus and method for responding to a interruption of a packet flow to a high level data link controller in a signal processing system
WO2005119468A2 (en) Configurable ping-pong buffers for usb buffer description tables
US6684271B1 (en) Method and apparatus for changing context in link channelization
WO1996016372A1 (en) Method of communicating digital data and a system for implementing the method
CN111064908B (zh) 信号传输方法、装置、设备及可读存储介质
US20160291678A1 (en) Power reduction in bus interconnects
CN101390066B (zh) 在地址信道上的辅助写入
CN107749966B (zh) 图像输入/输出切换方法及电子装置
KR100703450B1 (ko) 씨.피.유의 로드를 줄이는 무선 단말기의 범용 입/출력부제어장치 및 방법
JP3726769B2 (ja) シリアルデータ処理装置
CN116149453A (zh) 控制器、电子设备和数据传输系统

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee