KR100680500B1 - Method of forming a dielectric layer in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 폴리마이드(Polymide)로 층간 절연막을 형성하고 불소 함유 소오스를 이용한 이온주입 공정으로 플루오르화 폴리마이드막(Fluorinated Polymide)을 형성함으로써, 폭이 좁은 패턴 사이에서의 매립 특성과 평탄화 특성을 향상시킴과 동시에, 유전상수를 낮추고 배선간 상호 간섭을 최소화하여 소자의 전기적 특성을 향상시킬 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an interlayer insulating film of a semiconductor device, wherein the interlayer insulating film is formed of polyimide and a fluorinated polymide is formed by an ion implantation process using a fluorine-containing source. In addition to improving the embedding and planarization characteristics between the patterns, the electrical characteristics of the device may be improved by lowering the dielectric constant and minimizing mutual interference between the wirings.

폴리마이드, 유전상수, 매립특성, 상호간섭Polyamide, Dielectric Constant, Landfill Characteristics, Interference

Description

반도체 소자의 층간 절연막 형성 방법{Method of forming a dielectric layer in a semiconductor device} Method of forming an interlayer insulating film of a semiconductor device             

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도들이다.
1A to 1D are cross-sectional views of devices for describing a method of forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 102 : 층간 절연막101 semiconductor substrate 102 interlayer insulating film

103 : 금속 배선 104 : 식각 방지막103: metal wiring 104: etching prevention film

105 : 층간 절연막
105: interlayer insulating film

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 특히 패턴 사이의 매립 특성을 향상시키고 유전 상수를 낮추기 위한 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an interlayer insulating film of a semiconductor device, and more particularly, to a method for forming an interlayer insulating film of a semiconductor device for improving a buried property between patterns and lowering a dielectric constant.

최근 들어, 집적도가 높아지면서 반도체 소자의 선폭이 급격하게 감소함에 따라, 소자의 동작 속도와 같은 전기적 특성을 향상시키기 위하여 여러 가지 방법이 도입되고 있으며, 그 중 하나로 TLM(Three Layer Metal) 공정이 도입되고 있다. Recently, as the integration density increases, the line width of the semiconductor device decreases rapidly, and various methods have been introduced to improve electrical characteristics such as the operation speed of the device, and one of them is a three layer metal (TLM) process. It is becoming.

TLM 공정은 금속 배선이 형성된 반도체 기판 상에 식각 방지막을 형성하고 층간 절연막을 형성한 후 콘택홀을 형성하는 방식으로 진행된다. The TLM process proceeds by forming an etch stop layer on a semiconductor substrate on which metal wires are formed, forming an interlayer insulating film, and then forming contact holes.

그러나, TLM 공정을 적용하는 경우, 금속 배선의 폭이 감소함에 따라 금속 배선 사이에서 층간 절연막의 매립 특성이 저하되고 층간 절연막의 평탄화 특성이 저하되는 문제점이 발생된다. However, in the case of applying the TLM process, as the width of the metal wiring decreases, a problem arises in that the embedding property of the interlayer insulating film decreases and the planarization property of the interlayer insulating film decreases between the metal wirings.

또한, 상부와 하부의 금속 배선을 전기적으로 연결하기 위한 콘택 플러그의 높이가 높아져 콘택 저항이 증가되며, 콘택 플러그 형성 시 콘택홀 내부에서 전도성 물질의 매립 특성이 저하되는 문제점이 발생될 수 있다. In addition, the height of the contact plug for electrically connecting the upper and lower metal wires is increased to increase the contact resistance, and when the contact plug is formed, a problem may occur in that the embedding property of the conductive material is deteriorated in the contact hole.

한편, 층간 절연막을 형성하기 위하여 주로 사용되는 TEOS막은 유전율 상수가 4.0 이상이다. 이로 인해, 금속 배선의 폭이 감소하면서 금속 배선간 상호 간섭(Cross talk)이 발생할 우려가 있다.

On the other hand, the TEOS film mainly used for forming the interlayer insulating film has a dielectric constant of 4.0 or more. For this reason, cross talk between metal wirings may occur while the width of the metal wirings is reduced.

이에 대하여, 본 발명이 제시하는 반도체 소자의 층간 절연막 형성 방법은 폴리마이드로 층간 절연막을 형성하고 불소 함유 소오스를 이용한 이온주입 공정으 로 플루오르화 폴리마이드막(Fluorinated Polymide)을 형성함으로써, 폭이 좁은 패턴 사이에서의 매립 특성과 평탄화 특성을 향상시킴과 동시에, 유전상수를 낮추고 배선간 상호 간섭을 최소화하여 소자의 전기적 특성을 향상시킬 수 있다.
On the other hand, the method for forming an interlayer insulating film of a semiconductor device according to the present invention has a narrow width by forming an interlayer insulating film with polyamide and forming a fluorinated polymide by an ion implantation process using a fluorine-containing source. In addition to improving the embedding and planarization characteristics between the patterns, the electrical characteristics of the device may be improved by lowering the dielectric constant and minimizing mutual interference between the wirings.

본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법은 전도성 물질 패턴이 형성된 반도체 기판이 제공되는 단계, 및 반도체 기판 상에 폴리마이드로 층간 절연막을 형성하는 단계를 포함한다. A method of forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention includes providing a semiconductor substrate on which a conductive material pattern is formed, and forming an interlayer insulating film with polyamide on the semiconductor substrate.

상기에서, 층간 절연막을 형성하기 전에, 전도성 물질 패턴을 포함한 전체 구조 상에 식각 손상 방지를 위한 옥시나이트라이드층을 형성하는 단계를 더 포함할 수 있다. The method may further include forming an oxynitride layer to prevent etch damage on the entire structure including the conductive material pattern before forming the interlayer insulating layer.

폴리마이드는 스핀 코팅 공정으로 반도체 기판 상에 코팅되며, 스핀 코팅 공정 시 반도체 기판을 3000RPM 내지 4000RPM으로 회전시킨다. The polyamide is coated on the semiconductor substrate by a spin coating process, and the semiconductor substrate is rotated at 3000 RPM to 4000 RPM during the spin coating process.

층간 절연막을 형성한 후, 폴리마이드가 후속 열공정에 의해 손상되는 것을 방지하기 위해 50℃ 내지 150℃의 온도에서 베이킹 공정을 실시하는 단계를 더 포함할 수 있다. After forming the interlayer insulating film, the method may further include performing a baking process at a temperature of 50 ° C. to 150 ° C. to prevent the polyamide from being damaged by a subsequent thermal process.

이때, 베이킹 공정은 50℃에서 1차 베이킹을 실시하고, 100℃에서 2차 베이킹을 실시하고, 150℃에서 3차 베이킹을 실시하는 방식으로 진행할 수 있다. In this case, the baking process may be performed by performing a first baking at 50 ° C, performing a second baking at 100 ° C, and performing a third baking at 150 ° C.

층간 절연막을 형성한 후, 층간 절연막의 유전상수를 낮추기 위하여 이온주입 공정으로 층간 절연막에 불소를 주입하는 단계를 더 포함할 수 있다. After forming the interlayer insulating film, the method may further include injecting fluorine into the interlayer insulating film by an ion implantation process in order to lower the dielectric constant of the interlayer insulating film.                     

이온주입 공정 시 CF4 가스를 사용하며, 이온주입 공정은 불소가 층간 절연막에 골고루 분포되도록 이온주입 에너지를 변화시키면서 멀티 스텝으로 진행할 수 있다. CF 4 gas is used in the ion implantation process, and the ion implantation process may proceed in a multi-step while changing the ion implantation energy so that fluorine is evenly distributed on the interlayer insulating film.

이러한, 멀티 스텝 이온주입 공정은 25KeV 내지 35KeV의 이온주입 에너지로 1.0E12atoms/cm2 내지 1.4E12atoms/cm2의 불소를 1차 주입하고, 15KeV 내지 25KeV의 이온주입 에너지로 1.0E12atoms/cm2 내지 1.4E12atoms/cm2의 불소를 2차 주입하고, 5KeV 내지 15KeV의 이온주입 에너지로 1.0E12atoms/cm2 내지 1.4E12atoms/cm2의 불소를 3차 주입한다.
In this multi-step ion implantation process, 1.0E12 atoms / cm 2 to 1.4E12 atoms / cm 2 of fluorine are first injected with ion implantation energy of 25 KeV to 35 KeV, and 1.0E12 atoms / cm 2 to 1.4 with ion implantation energy of 15KeV to 25KeV. Fluorine of E12 atoms / cm 2 is injected secondly, and 1.0E12 atoms / cm 2 to 1.4E12 atoms / cm 2 of fluorine is injected third at an ion implantation energy of 5 KeV to 15 KeV.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1D are cross-sectional views of devices for describing a method of forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 트랜지스터나 메모리 셀과 같은 여러 요소(도시되지 않음)가 형성된 반도체 기판(101) 상에 층간 절연막(102)을 형성한다. 이어서, 층간 절연막(102) 상에 소정의 패턴으로 금속 배선(103)을 형성한다.Referring to FIG. 1A, an interlayer insulating film 102 is formed on a semiconductor substrate 101 on which various elements (not shown) such as transistors or memory cells are formed. Subsequently, the metal wiring 103 is formed on the interlayer insulating film 102 in a predetermined pattern.

도 1b를 참조하면, 금속 배선(103)을 포함한 전체 구조 상부에 식각 방지막(104)을 형성한다. 식각 방지막(104)은 옥시나이트라이드막으로 형성할 수 있다. 좀 더 구체적으로, 식각 방지막(104)은 200℃ 내지 500℃의 온도에서 PECVD법으로 옥시나이트라이드를 증착하여 형성할 수 있으며, 300Å 내지 600Å 정도의 두께로 형성할 수 있다.Referring to FIG. 1B, an etch stop layer 104 is formed on the entire structure including the metal lines 103. The etch stop layer 104 may be formed of an oxynitride layer. More specifically, the etch stop layer 104 may be formed by depositing oxynitride by a PECVD method at a temperature of 200 ℃ to 500 ℃, it may be formed to a thickness of about 300 kPa to 600 kPa.

이러한 식각 방지막(104)은 후속 공정으로 콘택홀을 형성할 때 금속 배선(103)에 식각 손상이 발생되는 것을 방지하기 위하여 형성하며, 생략 가능하다. The etch stop layer 104 may be omitted to prevent etch damage from occurring in the metal line 103 when forming the contact hole in a subsequent process.

도 1c를 참조하면, 금속 배선(103)을 포함한 전체 구조 상부에 폴리마이드를 코팅하여 층간 절연막(105)을 형성한다. 폴리마이드는 매립 특성과 평탄화 특성이 우수한 물질이다. 따라서, 금속 배선(103)의 간격이 좁더라도 금속 배선(103) 사이에서 매립 특성이 향상된다. 뿐만 아니라, 금속 배선(103)의 높이가 높더라도 우수한 평탄화 특성을 얻을 수 있다. Referring to FIG. 1C, an interlayer insulating layer 105 is formed by coating polyamide on the entire structure including the metal wire 103. Polyamide is an excellent material for embedding and planarization. Therefore, even if the space | interval of the metal wiring 103 is narrow, the embedding characteristic improves between the metal wiring 103. In addition, even when the height of the metal wiring 103 is high, excellent planarization characteristics can be obtained.

폴리마이드는 금속 배선(103)의 높이나 주변 영역에 형성된 요소(예를 들면, 플래시 메모리 셀의 게이트 라인; 도시되지 않음)의 높이를 고려하여 적절한 두께로 코팅되는 것이 바람직하며, 4000Å 내지 8000Å의 두께로 코팅될 수 있다. The polyamide is preferably coated with an appropriate thickness in consideration of the height of the metal wiring 103 or the height of an element (for example, a gate line of a flash memory cell; not shown) formed in the peripheral region, and has a thickness of 4000 kPa to 8000 kPa. It can be coated with.

좀 더 구체적으로 설명하면, 폴리마이드 코팅 시 반도체 기판(101)을 3000RPM 내지 4000RPM으로 회전시키며, 폴리마이드를 코팅한 후 베이킹 공정을 실시한다. 베이킹 공정은 후속 열공정에 의해 폴리마이드가 손상되는 것을 방지하기 위하여 실시한다. 이러한 베이킹 공정은 50℃ 내지 150℃에서 실시하는 것이 바람직하며, 50℃에서 1차 베이킹을 실시하고, 100℃에서 2차 베이킹을 실시하고, 150℃에서 3차 베이킹을 실시하는 방식으로 진행될 수 있다. 베이킹 공정은 비교적 낮은 온도에서 진행되기 때문에, 전체 제조 공정에서 열부담을 최소화할 수 있다. In more detail, during the polyamide coating, the semiconductor substrate 101 is rotated at 3000 RPM to 4000 RPM, the polyamide is coated, and then a baking process is performed. The baking process is carried out to prevent the polyamide from being damaged by the subsequent thermal process. This baking process is preferably carried out at 50 ℃ to 150 ℃, may be carried out in a manner of performing the first baking at 50 ℃, the second baking at 100 ℃, the third baking at 150 ℃. . Since the baking process is performed at a relatively low temperature, it is possible to minimize the heat burden in the entire manufacturing process.

도 1d를 참조하면, 층간 절연막의 유전 상수값이 높으면 금속 배선(103)간의 상호 간섭(Cross talk)과 기생 커패시턴스에 의해 소자의 동작 속도가 저하된다. 따라서, 폴리마이드로 이루어진 층간 절연막(도 1c의 105)의 유전 상수를 보다 더 낮추기 위하여, 층간 절연막에 불소(fluorine)를 주입한다. 이로 인해, 층간 절연막(105a)의 물질이 폴리마이드에서 플루오르화 폴리마이드로 변하면서 유전 상수값이 낮아진다. Referring to FIG. 1D, when the dielectric constant value of the interlayer insulating film is high, the operation speed of the device is lowered due to cross talk and parasitic capacitance between the metal lines 103. Therefore, in order to further lower the dielectric constant of the interlayer insulating film 105 of FIG. 1C, fluorine is injected into the interlayer insulating film. As a result, the dielectric constant value is lowered as the material of the interlayer insulating film 105a changes from polyamide to fluorinated polyamide.

여기서, 이온주입 공정 시 CF4 가스를 사용하는 것이 바람직하며, 이온주입 공정은 단일 이온주입 방식이나 다단계 이온주입 방식으로 실시할 수 있다. 이온주입 공정을 다단계 이온주입 방식으로 진행할 경우, 폴리마이드의 두께를 고려하여 공정 조건을 조절한다. 구체적으로 예를 들면, 25KeV 내지 35KeV의 이온주입 에너 지로 1.0E12atoms/cm2 내지 1.4E12atoms/cm2의 불소를 1차 주입하고, 15KeV 내지 25KeV의 이온주입 에너지로 1.0E12atoms/cm2 내지 1.4E12atoms/cm2의 불소를 2차 주입하고, 5KeV 내지 15KeV의 이온주입 에너지로 1.0E12atoms/cm2 내지 1.4E12atoms/cm2의 불소를 3차 주입한다. 이렇게 이온주입 에너지를 조절하면서 다단계로 이온주입을 실시하면 폴리마이드 전체 영역에 불소를 균일하게 주입할 수 있다. 불소를 보다 더 균일하게 주입하고자 할 경우, 이온주입 에너지의 변화를 보다 세분화하여 3단계 이상으로 불소를 주입할 수도 있다. Here, it is preferable to use CF 4 gas in the ion implantation process, and the ion implantation process may be performed by a single ion implantation method or a multistage ion implantation method. When the ion implantation process is carried out in a multi-step ion implantation method, the process conditions are adjusted in consideration of the thickness of the polyamide. Specifically, for example, fluorine of 1.0E12 atoms / cm 2 to 1.4E12 atoms / cm 2 is first injected into an ion implantation energy of 25 KeV to 35 KeV, and 1.0E12 atoms / cm 2 to 1.4E12 atoms / m of ion implantation energy of 15 KeV to 25 KeV. Fluorine of cm 2 was injected secondly, and 1.0E12 atoms / cm 2 to 1.4E12 atoms / cm 2 of fluorine was injected in a third manner with ion implantation energy of 5 KeV to 15 KeV. By performing ion implantation in multiple stages while controlling the ion implantation energy, fluorine can be uniformly injected into the entire polyamide region. When fluorine is to be injected more uniformly, fluorine may be injected in three or more steps by subdividing the change in ion implantation energy.

이로써, 평탄화 특성과 매립 특성이 우수하면서 유전상수 값이 낮은 층간 절연막이 형성된다.
As a result, an interlayer insulating film having excellent planarization and buried characteristics and a low dielectric constant value is formed.

상술한 바와 같이, 본 발명은 폴리마이드로 층간 절연막을 형성하고 불소 함유 소오스를 이용한 이온주입 공정으로 플루오르화 폴리마이드막을 형성함으로써, 폭이 좁은 패턴 사이에서의 매립 특성과 평탄화 특성을 향상시킴과 동시에, 유전상수를 낮추고 배선간 상호 간섭을 최소화하여 소자의 전기적 특성을 향상시킬 수 있다. As described above, the present invention forms an interlayer insulating film with polyamide and forms a fluorinated polyamide film by an ion implantation process using a fluorine-containing source, thereby improving embedding and planarization characteristics between narrow patterns. As a result, the electrical characteristics of the device can be improved by lowering the dielectric constant and minimizing mutual interference between wires.

Claims (10)

전도성 물질 패턴이 형성된 반도체 기판이 제공되는 단계; Providing a semiconductor substrate having a conductive material pattern formed thereon; 상기 반도체 기판 상에 폴리마이드로 층간 절연막을 형성하는 단계; 및Forming an interlayer insulating film with polyamide on the semiconductor substrate; And 상기 층간 절연막의 유전상수를 낮추기 위하여 이온주입 공정으로 상기 층간 절연막에 불소를 주입하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.And injecting fluorine into the interlayer insulating film by an ion implantation process to lower the dielectric constant of the interlayer insulating film. 제 1 항에 있어서, 상기 층간 절연막을 형성하기 전에, The method of claim 1, wherein before forming the interlayer insulating film, 상기 전도성 물질 패턴을 포함한 전체 구조 상에 식각 손상 방지를 위한 옥시나이트라이드층을 형성하는 단계를 더 포함하는 반도체 소자의 층간 절연막 형성 방법.And forming an oxynitride layer for preventing etch damage on the entire structure including the conductive material pattern. 제 1 항에 있어서,The method of claim 1, 상기 폴리마이드는 스핀 코팅 공정으로 상기 반도체 기판 상에 코팅되는 반도체 소자의 층간 절연막 형성 방법.The polyamide is a method of forming an interlayer insulating film of a semiconductor device is coated on the semiconductor substrate by a spin coating process. 제 3 항에 있어서,The method of claim 3, wherein 상기 스핀 코팅 공정 시 상기 반도체 기판을 3000RPM 내지 4000RPM으로 회전 시키는 반도체 소자의 층간 절연막 형성 방법.The method of forming an interlayer insulating film of a semiconductor device to rotate the semiconductor substrate at 3000RPM to 4000RPM during the spin coating process. 제 1 항에 있어서, 상기 층간 절연막을 형성한 후, The method of claim 1, wherein after forming the interlayer insulating film, 상기 폴리마이드가 후속 열공정에 의해 손상되는 것을 방지하기 위해 50℃ 내지 150℃의 온도에서 베이킹 공정을 실시하는 단계를 더 포함하는 반도체 소자의 층간 절연막 형성 방법.And performing a baking process at a temperature of 50 ° C. to 150 ° C. to prevent the polyamide from being damaged by a subsequent thermal process. 제 5 항에 있어서,The method of claim 5, 상기 베이킹 공정은 50℃에서 1차 베이킹을 실시하고, 100℃에서 2차 베이킹을 실시하고, 150℃에서 3차 베이킹을 실시하는 방식으로 진행되는 반도체 소자의 층간 절연막 형성 방법.The baking process is a method of forming an interlayer insulating film of a semiconductor device is carried out by performing a first bake at 50 ° C, a second bake at 100 ° C, and a third bake at 150 ° C. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 이온주입 공정 시 CF4 가스를 사용하는 반도체 소자의 층간 절연막 형성 방법.Method of forming an interlayer insulating film of a semiconductor device using CF 4 gas in the ion implantation process. 제 1 항에 있어서,The method of claim 1, 상기 이온주입 공정은 상기 불소가 상기 층간 절연막에 골고루 분포되도록 이온주입 에너지를 변화시키면서 멀티 스텝으로 진행되는 반도체 소자의 층간 절연막 형성 방법.The ion implantation process is a method of forming an interlayer insulating film of a semiconductor device is carried out in a multi-step while changing the ion implantation energy so that the fluorine is evenly distributed in the interlayer insulating film. 제 9 항에 있어서,The method of claim 9, 상기 이온주입 공정은 25KeV 내지 35KeV의 이온주입 에너지로 1.0E12atoms/cm2 내지 1.4E12atoms/cm2의 불소를 1차 주입하고, 15KeV 내지 25KeV의 이온주입 에너지로 1.0E12atoms/cm2 내지 1.4E12atoms/cm2의 불소를 2차 주입하고, 5KeV 내지 15KeV의 이온주입 에너지로 1.0E12atoms/cm2 내지 1.4E12atoms/cm2의 불소를 3차 주입하는 반도체 소자의 층간 절연막 형성 방법.In the ion implantation process, 1.0E12 atoms / cm 2 to 1.4E12 atoms / cm 2 of fluorine is first injected with ion implantation energy of 25 KeV to 35 KeV, and 1.0E12 atoms / cm 2 to 1.4E12 atoms / cm with ion implantation energy of 15KeV to 25KeV. A method of forming an interlayer insulating film of a semiconductor device, wherein the fluorine of 2 is injected secondly, and the fluorine of 1.0E12 atoms / cm 2 to 1.4E12 atoms / cm 2 is injected into the third at an ion implantation energy of 5 KeV to 15 KeV.
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