KR100580775B1 - Method of forming a inter dielectric layer in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴을 형성하는 과정에서 비아홀이 형성되는 하부 절연막은 일반적은 절연물로 형성하고, 트렌치가 형성되는 상부 절연막은 수많은 기공을 포함하여 유전 상수값이 낮은 다공질 절연물로 형성함으로써, 절연막의 전체적인 기계적 강도를 증가시켜 후속 공정에 의해 균열(crack)이나 들뜸(liftin) 현상이 발생되는 것을 방지하면서 낮은 유전 상수값을 낮출 수 있다.The present invention relates to a method for forming an interlayer insulating film of a semiconductor device. In the process of forming a dual damascene pattern consisting of a via hole and a trench, a lower insulating film in which a via hole is formed is generally formed of an insulator, and a plurality of upper insulating films in which a trench is formed are formed. By forming a porous dielectric material having low dielectric constant values including pores, the overall mechanical strength of the insulating film can be increased, thereby lowering the dielectric constant value while preventing cracking or lifting by the subsequent process. have.

다공질 절연물, 기계적 강도, 유전 상수Porous insulation, mechanical strength, dielectric constant

Description

반도체 소자의 층간 절연막 형성 방법{Method of forming a inter dielectric layer in a semiconductor device} Method of forming an interlayer insulating film of a semiconductor device             

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1H are cross-sectional views of devices for describing a method of forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 102 : 하부 층간 절연막101 semiconductor substrate 102 lower interlayer insulating film

103 : 하부 금속 배선 104 : 확산 방지막103: lower metal wiring 104: diffusion barrier

105 : 제1 절연막 106 : 비아 플러그105: first insulating film 106: via plug

107 : 장벽 금속층 108 : 희생 절연막107: barrier metal layer 108: sacrificial insulating film

109 : 금속 배선 110 : 확산 방지막109 metal wiring 110 diffusion barrier

111 : 제2 절연막 112 : 빈 공간111: second insulating film 112: empty space

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 특히 듀얼 다마신 공정을 적용하여 금속 배선을 형성하는 과정에서 절연막의 전체 유전 상수값을 낮출 수 있는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다. The present invention relates to a method of forming an interlayer insulating film of a semiconductor device, and more particularly, to a method of forming an interlayer insulating film of a semiconductor device capable of lowering the overall dielectric constant value of an insulating film in a process of forming a metal wiring by applying a dual damascene process.

일반적으로, 구리로 금속 배선을 형성하는 반도체 소자의 제조 공정은 구리의 열악한 연마 특성으로 인하여 다마신 공정을 적용하고 있다. 그리고, 소자가 고집적화 됨에 따라 RC 지연을 감소시키기 위하여 유전 상수값이 2.2 이하인 초저유전 물질로 절연막을 형성하는 것이 요구된다. 한편, 초저유전 절연막은 다공질이기 때문에 기공의 노출을 차단하는 기술이나 플라즈마 처리와 같은 후속 처리 공정이 요구된다. In general, a process for manufacturing a semiconductor device in which metal wirings are formed of copper is applied to a damascene process due to poor polishing characteristics of copper. In order to reduce the RC delay as the device becomes more integrated, it is required to form an insulating film with an ultra low dielectric material having a dielectric constant value of 2.2 or less. On the other hand, since the ultra-low dielectric insulating film is porous, a technique for blocking the exposure of pores or a subsequent processing step such as plasma treatment is required.

또한, 경도(hardness)와 같은 물리적 특성이 열악하여, 화학적 기계적 연마 공정과 같은 후속 공정에 의해 균열(crack)이 발생되거나 들뜸(liftin) 현상이 발생되는 등 박막 특성이 열화되는 문제가 발생된다. In addition, the physical properties such as hardness (hardness) is poor, there is a problem that the thin film properties, such as cracking or lifting occurs by a subsequent process such as chemical mechanical polishing process occurs.

이 때문에, 유전상수 값이 2.2보다 낮은 초저유전 절연막이 상용화되지 못하고 있으며, 유전상수 값이 낮아질수록 실용화하기가 더 어려운 문제점이 있다. For this reason, an ultra low dielectric insulating film having a dielectric constant lower than 2.2 is not commercialized, and a lower dielectric constant has a problem that it is more difficult to put into practical use.

이에 대하여, 본 발명이 제시하는 반도체 소자의 층간 절연막 형성 방법은 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴을 형성하는 과정에서 비아홀이 형성되는 하부 절연막은 일반적은 절연물로 형성하고, 트렌치가 형성되는 상부 절연막 은 수많은 기공을 포함하여 유전 상수값이 낮은 다공질 절연물로 형성함으로써, 절연막의 전체적인 기계적 강도를 증가시켜 후속 공정에 의해 균열(crack)이나 들뜸(liftin) 현상이 발생되는 것을 방지하면서 낮은 유전 상수값을 낮출 수 있다.
In contrast, in the method for forming an interlayer insulating film of a semiconductor device according to the present invention, the lower insulating film in which the via hole is formed is generally formed of an insulator and the upper insulating film in which the trench is formed in the process of forming the dual damascene pattern formed of the via hole and the trench. Is formed of a porous dielectric material having a low dielectric constant value including numerous pores, thereby increasing the overall mechanical strength of the insulating film to prevent cracking or lifting by a subsequent process, Can be lowered.

본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법은 반도체 기판의 전체 상부에 제1 절연막을 형성하는 단계와, 제1 절연막에 비아홀을 형성하는 단계와, 비아홀에 비아 플러그를 형성하는 단계와, 비아 플러그를 포함한 제1 절연막 상에 소정의 패턴으로 금속 배선을 형성하는 단계, 및 금속 배선 사이에 다공질 절연물로 이루어진 제2 절연막을 형성하는 단계를 포함한다. The method of forming an interlayer insulating film of a semiconductor device according to an exemplary embodiment of the present invention includes forming a first insulating film over the entire semiconductor substrate, forming a via hole in the first insulating film, and forming a via plug in the via hole; Forming a metal wiring in a predetermined pattern on the first insulating film including the via plug, and forming a second insulating film made of a porous insulating material between the metal wirings.

상기에서, 제1 절연막은 오가노 실리케이트 그라스 물질로 형성할 수 있다. In the above, the first insulating layer may be formed of an organosilicate glass material.

비아 플러그를 형성하기 전에, 비아 플러그와 제1 절연막 사이에 확산 방지막이 형성되도록 비아홀을 포함한 전체 구조 상에 확산 방지막을 형성할 수 있다. Before forming the via plug, the diffusion barrier may be formed on the entire structure including the via hole so that the diffusion barrier is formed between the via plug and the first insulating layer.

금속 배선을 형성하는 단계는, 비아 플러그를 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계와, 장벽 금속층 상에 금속 배선이 형성될 영역이 개구부 형태로 정의된 희생 절연막을 형성하는 단계와, 개구부에 금속 배선을 형성하는 단계, 및 희생 절연막을 제거하는 단계로 진행될 수 있다. The forming of the metal wiring may include forming a barrier metal layer on the entire structure including the via plug, forming a sacrificial insulating layer on the barrier metal layer in which a region in which the metal wiring is to be formed is defined in the form of an opening, The metal wiring may be formed, and the sacrificial insulating layer may be removed.

장벽 금속층은 Ta, TaN 또는 TiW로 형성할 수 있으며, 금속 배선은 장벽 금속층을 전극으로 사용하여 전기 도금법으로 형성할 수 있다. The barrier metal layer may be formed of Ta, TaN or TiW, and the metal wire may be formed by an electroplating method using the barrier metal layer as an electrode.

금속 배선을 형성한 후, 금속 배선의 전기적 특성이 향상되도록 100℃ 내지 200℃의 온도에서 1분 내지 120분 동안 어닐링 공정을 실시할 수 있다. After forming the metal wiring, the annealing process may be performed for 1 minute to 120 minutes at a temperature of 100 ℃ to 200 ℃ to improve the electrical properties of the metal wiring.

제2 절연막을 형성하기 전에, 금속 배선을 포함한 전체 구조 상에 확산 방지막을 형성할 수 있다. 확산 방지막은 SiN 또는 SiC로 형성하거나 이들을 적층 시킨 구조로 형성할 수 있다. Before forming the second insulating film, a diffusion barrier film can be formed on the entire structure including the metal wiring. The diffusion barrier may be formed of SiN or SiC, or may be formed by stacking them.

제2 절연막을 형성한 후에, 제2 절연막의 막질을 향상시키기 위하여, 350℃ 내지 425℃에서 30분 내지 60분 동안 퍼니스에서 어닐링을 실시할 수 있다. After forming the second insulating film, in order to improve the film quality of the second insulating film, annealing may be performed in the furnace at 350 ° C to 425 ° C for 30 to 60 minutes.

제2 절연막은 전체 구조 상에 형성된 후에 RIE 장비에서 CF 화학제를 이용한 블랭크 에치 백 공정으로 금속 배선 사이에만 잔류된다. After the second insulating film is formed on the entire structure, it remains only between the metal wires in a blank etch back process using a CF chemical agent in RIE equipment.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1H are cross-sectional views of devices for describing a method of forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음)가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(101) 상 에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀(도시되지 않음)과 트렌치로 이루어진 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102) 사이에 장벽 금속층(도시되지 않음)을 형성할 수도 있다. Referring to FIG. 1A, a semiconductor substrate 101 is provided on which various elements (not shown) for forming a semiconductor element are formed. For example, a transistor or a memory cell (not shown) may be formed in the semiconductor substrate 101. Subsequently, after the lower interlayer insulating film 102 is formed on the semiconductor substrate 101, a dual damascene pattern including contact holes (not shown) and trenches is formed in the lower interlayer insulating film 102 by a dual damascene process. The dual damascene pattern is embedded with a conductive material to form the lower metal wiring 103. In this case, the lower metal wire 103 may be formed of copper. Meanwhile, a barrier metal layer (not shown) may be formed between the lower metal wiring 103 and the lower interlayer insulating film 102 to prevent the metal component of the lower metal wiring 103 from being diffused into the lower interlayer insulating film 102. It may be.

도 1b를 참조하면, 하부 금속 배선(103)을 포함한 전체 구조 상에 확산 방지막(104) 및 제1 절연막(105)을 순차적으로 형성한다. 이때, 제1 절연막(105)은 비아홀에 형성될 절연막으로써, 후속 공정에서 형성될 비아 플러그의 높이를 고려하여 적절한 두께로 형성되는 것이 바람직하다. Referring to FIG. 1B, the diffusion barrier film 104 and the first insulating film 105 are sequentially formed on the entire structure including the lower metal wire 103. In this case, the first insulating film 105 is an insulating film to be formed in the via hole, and is preferably formed in an appropriate thickness in consideration of the height of the via plug to be formed in a subsequent process.

한편, 제1 절연막(105)은 유전 상수값이 낮은 다공질 절연물이 아닌 일반적인 절연물로 형성하며, 예로써, OSG(Organo Silicate Glass)를 화학기상 증착법으로 증착하여 제1 절연막(105)을 형성할 수 있다. Meanwhile, the first insulating layer 105 may be formed of a general insulator instead of a porous insulator having a low dielectric constant value. For example, the first insulating layer 105 may be formed by depositing an organosilicate glass (OSG) by chemical vapor deposition. have.

도 1c를 참조하면, 비아 플러그가 형성되 영역의 제1 절연막(105) 및 확산 방지막(104)을 제거하여 비아홀을 형성한다. 그리고, 비아홀 내부를 전도성 물질로 매립하여 비아 플러그(106)를 형성한다. 한편, 비아 플러그(106)를 형성하기 전에, 비아 플러그(106)의 금속 물질이 제1 절연막(105)으로 확산되는 것을 방지하기 위하여, 비아홀을 포함한 전체 구조 상에 확산 방지막(도시되지 않음)을 형성할 수 있다. 이 경우, 비아홀을 포함한 전체 구조 상에 확산 방지막을 형성하고, 비아홀 이 매립되도록 전체 구조 상에 전도성 물질층을 형성한 후, 제1 층간 절연막(202)이 노출될때까지 화학적 기계적 연막 공정을 실시하는 방식으로 비아 플러그(106)를 형성할 수 있다. 이때, 비아 플러그(106)는 구리로 형성하는 것이 바람직하다. Referring to FIG. 1C, a via plug is formed to form a via hole by removing the first insulating layer 105 and the diffusion barrier layer 104 in the region. Then, the via hole 106 is filled with a conductive material to form the via plug 106. Meanwhile, before forming the via plug 106, a diffusion barrier layer (not shown) is formed on the entire structure including the via hole in order to prevent the metal material of the via plug 106 from diffusing into the first insulating layer 105. Can be formed. In this case, a diffusion barrier layer is formed on the entire structure including the via hole, a conductive material layer is formed on the entire structure so that the via hole is filled, and then a chemical mechanical smoke deposition process is performed until the first interlayer insulating layer 202 is exposed. Via plug 106 can be formed in a manner. At this time, the via plug 106 is preferably formed of copper.

도 1d를 참조하면, 비아 플러그(106)를 포함한 전체 구조 상에 장벽 금속층(107)을 형성한다. 이어서, 장벽 금속층(107) 상에 금속 배선이 형성될 영역이 정의된 희생 절연막(108)을 형성한다. 여기서, 장벽 금속층(107)은 금속 배선을 형성하기 위한 전극으로도 사용되며, Ta, TaN 또는 TiW를 200Å 내지 400Å의 두께로 증착하여 형성할 수 있다. 그리고, 희생 절연막(108)은 포토레지스트로 형성할 수 있으며, 후속 공정에서 형성될 금속 배선의 두께를 고려하여 적절한 두께로 형성하는 것이 바람직하다. 예를 들면, 희생 절연막(108)을 2000Å 내지 7000Å의 두께로 형성할 수 있다. Referring to FIG. 1D, barrier metal layer 107 is formed over the entire structure including via plug 106. Subsequently, a sacrificial insulating layer 108 is formed on the barrier metal layer 107 to define a region where the metal wiring is to be formed. Here, the barrier metal layer 107 is also used as an electrode for forming a metal wiring, and may be formed by depositing Ta, TaN or TiW to a thickness of 200 kPa to 400 kPa. In addition, the sacrificial insulating layer 108 may be formed of a photoresist, and the sacrificial insulating layer 108 may be formed to an appropriate thickness in consideration of the thickness of the metal wiring to be formed in a subsequent process. For example, the sacrificial insulating film 108 can be formed to a thickness of 2000 kPa to 7000 kPa.

도 1e를 참조하면, 희생 절연막(108) 사이의 공간이 완전히 매립되도록 전체 구조 상에 금속층을 형성한 후, 화학적 기계적 연마 공정으로 희생 절연막(108) 상부의 금속층을 제거하여 금속 배선(109)을 형성한다. 금속 배선(109)은 구리로 형성하는 것이 바람직하며, 전기 도금법이나 무전해 도금법으로 형성할 수 있다. Referring to FIG. 1E, after forming a metal layer on the entire structure so that the space between the sacrificial insulating films 108 is completely filled, the metal wiring 109 is removed by removing the metal layer on the sacrificial insulating film 108 by a chemical mechanical polishing process. Form. The metal wiring 109 is preferably formed of copper, and can be formed by an electroplating method or an electroless plating method.

도 1f를 참조하면, 희생 절연막(도 1e의 108)을 제거한다. 이어서, 장벽 금속층(107)의 노출된 부분을 제거하여 금속 배선(109)을 전기적으로 격리시킨다. 이때, 장벽 금속층(107)은 습식 식각 방식으로 제거할 수 있다.Referring to FIG. 1F, the sacrificial insulating layer 108 of FIG. 1E is removed. The exposed portions of barrier metal layer 107 are then removed to electrically isolate metallization 109. In this case, the barrier metal layer 107 may be removed by a wet etching method.

한편, 장벽 금속층(107)을 제거한 후에는, 금속 배선(109)의 전기적 특성을 향상시키기 위하여 100℃ 내지 200℃의 온도에서 1분 내지 120분 동안 어닐링 공정 을 실시할 수 있다. Meanwhile, after removing the barrier metal layer 107, an annealing process may be performed at a temperature of 100 ° C. to 200 ° C. for 1 minute to 120 minutes to improve electrical characteristics of the metal wire 109.

도 1g를 참조하면, 금속 배선(109)을 포함한 전체 구조 상에 확산 방지막(110)을 형성한다. 확산 방지막(110)은 SiN 또는 SiC로 형성하거나 이들을 적층 시킨 구조로 형성할 수 있으며, 300Å 내지 500Å의 두께로 형성할 수 있다. Referring to FIG. 1G, the diffusion barrier layer 110 is formed on the entire structure including the metal lines 109. The diffusion barrier 110 may be formed of SiN or SiC or may be formed in a stacked structure, and may be formed to have a thickness of 300 kPa to 500 kPa.

도 1h를 참조하면, 확산 방지막(110)을 포함한 전체 구조 상에 제2 절연막(111)을 형성한다. 여기서, 제2 절연막(111)은 유전 상수값이 낮은 다공질 절연물로 형성하며, 금속 배선(109)보다 두껍게 3000Å 내지 7000Å의 두께로 형성한다. 이때, 유전 상수값이 낮은 다공질 절연물로는 다우 케미컬(Daw Chemical)사의 SiLK, 허니웰(Honeywell)사의 Nanoglass-e 또는 히타찌 케미컬(Hitachi Chemical)사의 HSG6210 중 어느 하나로 형성할 수 있다.Referring to FIG. 1H, the second insulating layer 111 is formed on the entire structure including the diffusion barrier layer 110. Here, the second insulating film 111 is formed of a porous insulator having a low dielectric constant, and is formed to have a thickness of 3000 kPa to 7000 kPa thicker than the metal wiring 109. In this case, the porous dielectric material having a low dielectric constant may be formed of any one of Dow Chemical's SiLK, Honeywell's Nanoglass-e, or Hitachi Chemical's HSG6210.

한편, 제2 절연막(111)은 스핀 코팅 방식으로 형성하는 것이 바람직하다. 제2 절연막(111)을 형성하기 위하여 다공질 절연물을 스핀 코팅 방식으로 형성하면, 금속 배선(109) 사이의 좁은 공간이 다공질 절연물로 완전히 매립되지 않아 빈 공간(112)을 형성할 수 있기 때문이다. 빈 공간(112)은 공기로 채워져 있으며 공기는 유전 상수가 가장 낮기 때문에, 금속 배선(109) 간의 유전 상수값을 보다 더 낮출 수 있다. Meanwhile, the second insulating layer 111 may be formed by spin coating. This is because when the porous insulator is formed by spin coating to form the second insulating layer 111, the narrow space between the metal lines 109 may not be completely filled with the porous insulator, thereby forming the empty space 112. Since the empty space 112 is filled with air and the air has the lowest dielectric constant, the dielectric constant value between the metal wires 109 can be further lowered.

따라서, 제2 절연막(111)을 스핀 코팅 방식으로 형성하는 경우, 빈 공간(112)이 충분히 형성될 수 있도록, 다공질 절연물의 점도를 높이거나 회전 속도를 높이는 등 조건을 조절하는 것이 바람직하다. Therefore, when the second insulating film 111 is formed by spin coating, it is preferable to adjust the conditions such as increasing the viscosity or increasing the rotation speed of the porous insulating material so that the empty space 112 can be sufficiently formed.

이후, 제2 절연막(111)의 막질을 향상시키기 위하여, 350℃ 내지 425℃에서 30분 내지 60분 동안 퍼니스에서 어닐링을 실시할 수 있다. Thereafter, in order to improve the film quality of the second insulating film 111, annealing may be performed in the furnace at 350 ° C. to 425 ° C. for 30 minutes to 60 minutes.

도 1i를 참조하면, 확산 방지막(110)이 노출될 때까지, RIE(Reactive Ion Etch) 장비에서 CF 화학제를 이용하여 블랭크 에치 백(Blank etch back) 공정을 실시한다. 블랭크 에치 백 공정은 다공질 절연물로 이루어진 제2 절연막(111)의 물리적 특성(접착 특성, 수분 흡수 내성, 경도 등등)을 향상시킨다. Referring to FIG. 1I, a blank etch back process is performed using CF chemical in a reactive ion etching (RIE) apparatus until the diffusion barrier 110 is exposed. The blank etch back process improves the physical properties (adhesive properties, moisture absorption resistance, hardness, etc.) of the second insulating film 111 made of a porous insulator.

이로써, 비아 플러그(106) 사이에는 일반적인 절연물로 이루어진 제1 절연막(105)이 형성되고, 금속 배선(109) 사이에는 유전 상수값이 낮은 다공질 절연물로 이루어진 제2 절연막(111)이 형성된다. As a result, a first insulating film 105 made of a general insulator is formed between the via plugs 106, and a second insulating film 111 made of a porous insulator having a low dielectric constant is formed between the metal wires 109.

이후, 도면에는 도시되어 있지 않지만, 다시 절연막 형성 공정, 다마신 공정, 금속 배선 형성 공정 등을 반복 실시하여 금속 배선(109)을 포함한 전체 구조 상에 다층의 금속 배선을 형성할 수 있다. Subsequently, although not shown in the drawing, the insulating film forming process, the damascene process, the metal wiring forming process, etc. may be repeatedly performed to form a multilayer metal wiring on the entire structure including the metal wiring 109.

상술한 바와 같이, 본 발명은 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴을 형성하는 과정에서 비아홀이 형성되는 하부 절연막은 일반적인 절연물로 형성하고, 트렌치가 형성되는 상부 절연막은 수많은 기공을 포함하여 유전 상수값이 낮은 다공질 절연물로 형성함으로써, 절연막의 전체적인 기계적 강도를 증가시켜 후속 공정에 의해 균열(crack)이나 들뜸(liftin) 현상이 발생되는 것을 방지하면서 낮은 유전 상수값을 낮출 수 있다.As described above, in the process of forming a dual damascene pattern consisting of a via hole and a trench, the lower insulating film on which the via hole is formed is formed of a general insulator, and the upper insulating film on which the trench is formed includes a large number of pores. By forming this low porosity insulator, the overall mechanical strength of the insulating film can be increased to lower the low dielectric constant value while preventing cracking or liftin from occurring in subsequent processes.

Claims (12)

반도체 기판의 전체 상부에 제1 절연막을 형성하는 단계;Forming a first insulating film over the entire semiconductor substrate; 상기 제1 절연막에 비아홀을 형성하는 단계;Forming via holes in the first insulating layer; 상기 비아홀에 비아 플러그를 형성하는 단계;Forming a via plug in the via hole; 상기 비아 플러그를 포함한 상기 제1 절연막 상에 소정의 패턴으로 금속 배선을 형성하는 단계; 및 Forming metal wires in a predetermined pattern on the first insulating film including the via plug; And 상기 금속 배선 사이에 공기로 채워진 빈 공간이 형성되도록 다공질 절연물로 이루어진 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.Forming a second insulating film made of a porous insulator such that an empty space filled with air is formed between the metal wires. 제 1 항에 있어서,The method of claim 1, 상기 제1 절연막은 오가노 실리케이트 그라스 물질로 형성하는 반도체 소자의 층간 절연막 형성 방법.And the first insulating film is formed of an organosilicate glass material. 제 1 항에 있어서, 상기 비아 플러그를 형성하기 전에, The method of claim 1, wherein before forming the via plug, 상기 비아홀을 포함한 전체 구조 상에 확산 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 층간 절연막 형성 방법.And forming a diffusion barrier on the entire structure including the via hole. 제 1 항에 있어서, 상기 금속 배선을 형성하는 단계는, The method of claim 1, wherein the forming of the metal wires comprises: 상기 비아 플러그를 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계;Forming a barrier metal layer over the entire structure including the via plug; 상기 장벽 금속층 상에 금속 배선이 형성될 영역이 개구부 형태로 정의된 희생 절연막을 형성하는 단계;Forming a sacrificial insulating film on the barrier metal layer, the region in which metal wiring is to be formed, defined in the form of an opening; 상기 개구부에 상기 금속 배선을 형성하는 단계; 및Forming the metal wiring in the opening; And 상기 희생 절연막을 제거하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.Removing the sacrificial insulating film. 제 4 항에 있어서, The method of claim 4, wherein 상기 장벽 금속층은 Ta, TaN 또는 TiW로 형성되는 반도체 소자의 층간 절연막 형성 방법.And the barrier metal layer is formed of Ta, TaN or TiW. 제 4 항에 있어서,The method of claim 4, wherein 상기 금속 배선은 상기 장벽 금속층을 전극으로 사용하여 전기 도금법으로 형성되는 반도체 소자의 층간 절연막 형성 방법.And said metal wiring is formed by electroplating method using said barrier metal layer as an electrode. 제 1 항 또는 제 4 항에 있어서, 상기 금속 배선을 형성한 후, The method according to claim 1 or 4, wherein after the metal wiring is formed, 상기 금속 배선의 전기적 특성이 향상되도록 100℃ 내지 200℃의 온도에서 1분 내지 120분 동안 어닐링 공정을 실시하는 단계를 더 포함하는 반도체 소자의 층간 절연막 형성 방법.And performing an annealing process at a temperature of 100 ° C. to 200 ° C. for 1 minute to 120 minutes to improve electrical characteristics of the metal wiring. 제 1 항에 있어서, 상기 제2 절연막을 형성하기 전에, The method of claim 1, wherein before forming the second insulating film, 상기 금속 배선을 포함한 전체 구조 상에 확산 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 층간 절연막 형성 방법.And forming a diffusion barrier on the entire structure including the metal wirings. 제 8 항에 있어서,The method of claim 8, 상기 확산 방지막은 SiN 또는 SiC로 형성하거나 이들을 적층 시킨 구조로 형성하는 반도체 소자의 층간 절연막 형성 방법.The diffusion barrier film is a method of forming an interlayer insulating film of a semiconductor device which is formed of SiN or SiC or laminated structure. 제 1 항에 있어서,The method of claim 1, 상기 제2 절연막은 상기 금속 배선 사이에 빈 공간이 형성되도록 스핀 코팅 방식으로 형성되는 반도체 소자의 층간 절연막 형성 방법.The second insulating film is a method of forming an interlayer insulating film of a semiconductor device is formed by a spin coating method so that an empty space is formed between the metal wiring. 제 1 항에 있어서, 제2 절연막을 형성한 후에, The method of claim 1, wherein after forming the second insulating film, 상기 제2 절연막의 막질을 향상시키기 위하여, 350℃ 내지 425℃에서 30분 내지 60분 동안 퍼니스에서 어닐링을 실시하는 단계를 더 포함하는 반도체 소자의 층간 절연막 형성 방법.And annealing in the furnace for 30 to 60 minutes at 350 ° C to 425 ° C to improve the film quality of the second insulating film. 제 1 항에 있어서,The method of claim 1, 상기 제2 절연막은 전체 구조 상에 형성된 후에 RIE 장비에서 CF 화학제를 이용한 블랭크 에치 백 공정으로 상기 금속 배선 사이에만 잔류되는 반도체 소자의 층간 절연막 형성 방법.And forming the second insulating layer on the entire structure and remaining only between the metal lines by a blank etch back process using a CF chemical agent in a RIE device.
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