KR100680436B1 - Method of manufacturing a transistor in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, LDD 구조를 가지는 고집적 MOSFET 소자에서 저농도의 소오스/드레인 확장 영역(P- S/D extension)을 형성하는 과정에서, 저농도 불순물 영역에 저농도 불순물 이온주입 대신에 게르마늄(Ge)을 이온 주입하여 Si-Ge층을 형성한 후 고농도 불순물 영역을 형성하기 위하여 주입한 보론을 후속 열처리로 Si-Ge층으로 확산시켜 얕은(Shallow) 접합의 소오스/드레인을 형성함으로써 저항을 감소시킴과 동시에 숏 채널 이펙트를 감소시켜 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법이 개시된다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device, wherein a low concentration impurity ion is implanted into a low concentration impurity region in the process of forming a low concentration source / drain extension region (P-S / D extension) in a high density MOSFET device having an LDD structure. Instead, ion implanted germanium (Ge) to form a Si-Ge layer, followed by diffusion of boron into the Si-Ge layer by subsequent heat treatment to form a high concentration impurity region to form a shallow junction source / drain. As a result, a method of fabricating a transistor of a semiconductor device capable of reducing resistance and reducing short channel effects to improve electrical characteristics and reliability of the device is disclosed.
트랜시스터, Ge 이온주입, 레이져 열공정, S/D extensionTransistor, Ge Ion Implantation, Laser Thermal Processing, S / D Extension
Description
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
1A to 1F are cross-sectional views of devices sequentially shown in order to explain a transistor manufacturing method of a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
1 : 반도체 기판 2 : 필드 산화막1: semiconductor substrate 2: field oxide film
3 : 게이트 산화막 4 : 게이트 전극3: gate oxide film 4: gate electrode
5 : LDD 산화막 6 : Si-Ge층5: LDD oxide film 6: Si-Ge layer
7 : 스페이서 8 : 고농도 불순물 영역7: spacer 8: high concentration impurity region
9 : 저농도 불순물 확산층 89 : 소오스/드레인 영역
9: low concentration
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 LDD 구 조를 가지는 고집적 MOSFET 소자에서 저농도의 소오스/드레인 확장 영역(P- S/D extension)을 형성하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
BACKGROUND OF THE
0.1㎛ 이하의 MOSFET 소자를 제조함에 있어서 게이트 선폭 감소에 따른 소자의 속도저하를 방지하기 위해서는 소오드/드레인 이외에 채널쪽으로의 저농도/저에너지의 소오스/드레인 익스텐션(S/D extension)의 사용이 필수적이다. 그러나, 실리콘 내에서는 n-타입 불순물인 As보다 p-타입 불순물이 보론(Boron)의 용해도(Solid solubility)가 더 낮고, 확산성(Diffusivity)이 더 높기 때문에 n-채널 소자에서보다 p-채널 소자에서의 S/D 익스텐션을 형성하기가 쉽지 않다. 보론은 용해도가 비교적 낮기 때문에, 낮은 불순물 이온 주입 에너지로 얕은 접합을 형성하게 되면, Si내에서의 불순물의 활성화는 감소하게 된다. 이로 인해, S/D 익스텐션 영역의 면저항이 증가하게 되어 채널 저항을 증가시키게 된다. 또한, 실리콘 내의 보론 확산성이 매우 높아 얕은 접합(Shallow junction) 형성이 어려워 숏 채널 이펙트(Short channel effect)가 증가하게 된다.
In the manufacture of MOSFET devices of 0.1 μm or less, the use of low concentration / low energy source / drain extension (S / D extension) toward the channel is essential in order to prevent the device speed drop due to the reduction of gate line width. . However, p-type impurities in silicon have lower solubility of Boron and higher diffusivity than As-, which is n-type impurity, in silicon than p-channel devices than in n-channel devices. It is not easy to form S / D extensions in. Since boron has a relatively low solubility, the formation of a shallow junction with low impurity ion implantation energy reduces the activation of impurities in Si. As a result, the sheet resistance of the S / D extension region is increased to increase the channel resistance. In addition, the boron diffusion in the silicon is very high, it is difficult to form a shallow junction (short channel effect) is increased.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 저농도의 소오스/드레인 확장 영역(P- S/D extension)을 형성하는 단계에서, 보론 대신에 게르마늄(Ge)을 이온 주입하여 Si-Ge층을 형성함으로써 고농도 불순물 영역을 형성하기 위하여 주입한 보론을 후속 열처리로 Si-Ge층으로 확산시켜 용이하게 얕은(Shallow) 접합 의 소오스/드레인을 형성함과 동시에 숏 채널 이펙트를 감소시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
Therefore, in order to solve the above problem, in the step of forming a low concentration source / drain extension region (P-S / D extension), germanium (Ge) is ion-implanted instead of boron to form a Si-Ge layer. Thus, the boron implanted to form a high concentration impurity region can be diffused into the Si-Ge layer by subsequent heat treatment, thereby easily forming a source / drain of a shallow junction and at the same time reducing the short channel effect. It is an object to provide a manufacturing method.
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 게이트 전극이 형성되고, 게이트 전극 측벽에 LDD 산화막이 형성된 반도체 기판이 제공되는 단계, Ge 이온 주입 공정을 실시하여 Si-Ge층을 형성하는 단계, Si-Ge층을 레이져 열처리하여 재결정화 시킴과 동시에 이온 주입에 의한 손상층을 제거하는 단계, 게이트 전극의 측벽에 스페이서를 형성하는 단계, 불순물 이온 주입 공정으로 고농도 불순물 영역을 형성하는 단계 및 후속 열처리를 실시하여 고농도 불순물 영역의 불순물을 Si-Ge층으로 확산시켜 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어진다.In the method of manufacturing a transistor of a semiconductor device according to the present invention, a gate electrode is formed, a semiconductor substrate having an LDD oxide film formed on a sidewall of a gate electrode is provided, a Ge ion implantation process is performed to form a Si-Ge layer, and a Si- Recrystallizing the Ge layer by laser heat treatment to remove the damaging layer by ion implantation, forming a spacer on the sidewall of the gate electrode, forming a high concentration impurity region by an impurity ion implantation process and subsequent heat treatment Thereby diffusing the impurities in the high concentration impurity region into the Si-Ge layer to form source and drain regions.
Ge 이온 주입은 1E15 내지 2E16atoms/㎠의 도즈량을 1 내지 20Kev의 이온 주입 에너지로 실시하며, 이온 주입의 경사 각도를 0 내지 15°의 범위로 하여 실시한다. 레이져 열처리는 레이져의 에너지를 0.2 내지 1.0J/㎠의 범위로 하여 실시한다. 불순물 이온 주입 공정은 불순물로 BF2, B 또는 이들을 혼합한 불순물을 사용한다. 이때, 불순물 이온 주입 공정은 불순물로 BF2를 사용하여 5 내지 50keV의 에너지로 1E15 내지 1E16ions/㎠의 양을 주입하거나, 불순물로 B를 사용하여 1 내지 10keV의 에너지로 1E15 내지 1E16ions/㎠의 양을 주입한다. 또한, 불순물 이온 주 입 공정은 불순물로 BF2와 B를 혼합하여 사용하되, 먼저 BF2를 5 내지 50keV의 에너지로 1E15 내지 3E15ions/㎠의 양을 주입하고 나서 후속으로 B을 1 내지 10keV의 에너지로 1E15 내지 1E16ions/㎠의 양을 주입할 수도 있다. Ge ion implantation is carried out at a dose of 1E15 to 2E16 atoms /
후속 열처리는 RTP로 실시하거나 노에서 실시하는데, RTP로 실시할 경우 800 내지 1100℃의 온도에서 0 내지 30초 동안 실시하며, 노에서 실시할 경우 750 내지 1000℃의 온도에서 20분 내지 4시간 동안 실시한다.
Subsequent heat treatment is carried out in an RTP or in a furnace, which is carried out for 0 to 30 seconds at a temperature of 800 to 1100 ° C. for an RTP and for 20 minutes to 4 hours at a temperature of 750 to 1000 ° C. in a furnace. Conduct.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다. 1A to 1F are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a transistor of a semiconductor device according to the present invention.
도 1a를 참조하면, 반도체 기판(1)의 소자 분리 영역에 필드 산화막(2)을 형성하여 소자 형성 영역인 액티브 영역을 정의한다. 전체 상부에 산화막 및 폴리실리콘층을 형성하고, 게이트 전극 마스크를 식각 마스크로 하는 식각 공정으로 산화막 및 폴리실리콘층을 패터닝하여 게이트 산화막(3) 및 게이트 전극(4)을 형성한다. Referring to FIG. 1A, a
도 1b를 참조하면, LDD 산화공정을 실시하여 게이트 전극(4)의 측벽을 포함하여 LDD 산화막(5)을 형성한다. 이후, Ge 이온 주입 공정을 실시하여 Si-Ge층(6)을 형성한다.
Referring to FIG. 1B, an LDD oxidation process is performed to form the
Ge 이온 주입은 1E15 내지 2E16atoms/㎠의 도즈량을 1 내지 20Kev의 이온 주입 에너지로 실시한다. 이때, 이온 주입을 경사지게(Tilt) 실시하면 게이트 전극(4)쪽으로 Ge 이온이 더 침투하게 되어 유효(Effective) 게이트 길이를 감소시킬 수 있으므로 이온 주입의 경사(Tilt) 각도는 0 내지 15°의 범위로 한다. Ge ion implantation is carried out with a dose of 1E15 to 2E16 atoms /
도 1c를 참조하면, Ge 이온주입에 의해 형성되는 비정질층을 재결정화시키는 동시에 이온주입에 의한 손상(Damage)을 제거하기 위해 레이져 열공정(Laser thermal Processing; LTP)을 실시한다. Referring to FIG. 1C, laser thermal processing (LTP) is performed to recrystallize an amorphous layer formed by Ge ion implantation and to remove damage caused by ion implantation.
이때, 레이져의 에너지는 0.2 내지 1.0J/㎠의 범위로 한다. LTP는 레이져를 이용해 비정질층을 수 nS동안에 열처리하여 재결정화시키는 방법으로, 일반 열처리에 비해 열처리에 대한 부담(Thermal budget)이 젼혀 없는 것이 장점이다. 또한, 이때 이온주입된 Ge는 레이져 열처리에 의해 녹아(Melting) 매우 고르게 분포하게 되고 어브럽트(Abrupt)한 형태(Profile)를 하게 된다. At this time, the energy of the laser is in the range of 0.2 to 1.0 J /
도 1d를 참조하면, LDD 산화막(5)을 제거한 후 전체 상부에 질화막 또는 산화막을 형성하고, 전면 식각을 실시하여 게이트 전극(4)의 측벽에 스페이서(7)를 형성한다. Referring to FIG. 1D, after the
도 1e를 참조하면, 높은 에너지와 도즈(Dose)를 가지는 고농도 불순물 이온 주입을 실시하여 고농도 불순물 영역(8)을 형성한다. Referring to FIG. 1E, a high concentration impurity ion implantation having high energy and dose is performed to form a high
이때, 불순물로는 BF2나 보론 또는 이들을 혼합한 불순물을 사용한다. 불순물로 BF2를 사용할 때에는 5 내지 50keV의 에너지로 1E15 내지 1E16ions/㎠의 양을 주입한다. 불순물로 11B를 사용할 때에는 1 내지 10keV의 에너지로 1E15 내지 1E16ions/㎠의 양을 주입한다. 또한, 불순물로 BF2/B를 혼합하여 사용할 때에는, 먼저 BF2를 5 내지 50keV의 에너지로 1E15 내지 3E15ions/㎠의 양을 주입하고 나서 후속으로 B을 1 내지 10keV의 에너지로 1E15 내지 1E16ions/㎠의 양을 주입한다. In this case, BF 2 , boron, or a mixture of these are used as impurities. When using BF 2 as an impurity, an amount of 1E15 to 1E16ions /
도 1f를 참조하면, 후속 열처리를 실시하여 고농도 불순물 영역(8)에 주입된 불순물(B)이 Si-Ge층(6)으로 확산하게 되어 저농도 불순물 확산층(p- S/D extension; 9)을 형성한다. 이로써, LDD 구조의 소오스/드레인 영역(89)이 형성된다. Referring to FIG. 1F, a subsequent heat treatment is performed to diffuse impurities B into the heavily doped
이때 후속 열처리는 RTP(Rapid thermal processing)나 노에서 실시할 수 있는데 RTP로 실시할 경우에는 800 내지 1100℃의 온도에서 0(Spike annealing) 내지 30초 동안 실시한다. 또한, 노에서 실시할 경우에는 750 내지 1000℃의 온도에서 20분 내지 4시간 동안 실시한다.
At this time, the subsequent heat treatment may be performed in a rapid thermal processing (RTP) or a furnace. When the RTP is performed in a furnace, a heat annealing is performed at a temperature of 800 to 1100 ° C. for 0 to 30 seconds. In addition, when the furnace is carried out for 20 minutes to 4 hours at a temperature of 750 to 1000 ℃.
상기의 트랜지스터 제조 공정은 p- S/D extension 제조 공정에서 S/D extension 영역을 Si-Ge으로 만들고 후에 보론으로 Deep S/D 이온주입을 실시한 후 열처리함으로써 보론이 S/D extension 영역으로 확산하게 되어 자연스럽게 p- S/D extension 영역을 형성하게 하는 원리이다. 이로 인해 Si-Ge 내에서의 홀 모빌리티(Hole mobility) 및 용해성(Solid solubility)이 높기 때문에 p- S/D extension 면저항 및 드레인 전류를 감소시키게 되고, 보론의 확산성(Diffusivity) 이 낮기 때문에 p- S/D extension 내의 보론이 채널쪽으로 확산되는 것을 방지하여 숏 채널 이펙트가 감소하게 된다. 게다가 S/D 영역의 보론이 채널쪽으로 확산하는 것이 감소하게 되어 어브럽트(Abrupt)한 Deep p+ S/D 접합이 형성되므로 숏 채널 이펙트를 더욱 더 감소시킬 수 있다.
In the above transistor manufacturing process, the S / D extension region is made of Si-Ge in the p-S / D extension manufacturing process, followed by deep S / D ion implantation with boron, followed by heat treatment to diffuse boron into the S / D extension region. It is a principle that naturally forms p- S / D extension area. This reduces p-S / D extension sheet resistance and drain current because of high hole mobility and solid solubility in Si-Ge, and p- because of low diffusivity of boron. The short channel effect is reduced by preventing the boron in the S / D extension from spreading toward the channel. In addition, the diffusion of boron in the S / D region toward the channel is reduced, creating an attenuated Deep p + S / D junction, further reducing the short channel effect.
상술한 바와 같이, 본 발명은 Ge 이온 주입으로 형성한 Si-Ge층을 이용하여 소오스/드레인 영역 형성함으로써 소오스/드레인 영역의 형태(Profile) 제어하고 얕은 접합을 용이하게 형성할 수 있어 저항을 낮추고 숏 채널 이펙트를 감소시켜 소자의 성능 및 신뢰성을 향상시키는 효과가 있다.
As described above, the present invention forms a source / drain region using a Si-Ge layer formed by Ge ion implantation, thereby controlling the profile of the source / drain region and easily forming a shallow junction, thereby reducing resistance. By reducing the short channel effect, the device improves performance and reliability.
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