KR100677207B1 - Ｓｉｍｄ 디지탈 신호 처리기 및 연산방법 - Google Patents

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Abstract

본 발명은 SIMD 디지탈 신호 처리기 및 연산방법에 관한 것으로, 조건문이 많은 알고리즘의 연산량을 감소시킬 수 있도록 한 것이다. 이를 위하여 본 발명은 디지탈 신호 처리를 위한 다수의 명령데이터가 저장되는 온칩프로그램 메모리와; 상기 온칩프로그램 메모리에서 페치한 명령데이터를 디코딩하여 그에 따른 디코딩신호를 출력하는 메인 인스트럭션 디코더와; 조건문 관련 명령모드시, 상기 온칩프로그램 메모리로부터 조건문 명령 데이터를 입력받아 이를 디코딩하는 서브 인스트럭션 디코더와; SIMD모드시 또는 조건문 관련 명령모드시, 상기 메인 인스트럭션디코더의 디코딩신호에 따라, 온칩 데이터 메모리로부터 데이터를 입력받아 연산하는 메인 연산부와; SIMD모드시, 상기 메인 인스트럭션 디코더의 디코딩신호에 따라, 상기 메인 연산부와 동일한 연산을 각기 수행하고, 조건문 관련모드시, 상기 서브 인스트럭션 디코더의 해당 디코딩신호에 따라, 온칩 데이터 메모리로부터 데이터를 입력받아 연산하는 서브 연산부를 포함하여 구성한다.

Description

ＳＩＭＤ 디지탈 신호 처리기 및 연산방법{SIMD DIGITAL SIGNAL PROCESSOR AND ARITHMETIC METHOD}
도1은 일반적인 디지탈 신호 처리기의 연산과정을 보인 개략도.
도2는 일반적인 SIMD 디지탈 신호처리기의 연산과정을 보인 개략도.
도3은 본 발명 SIMD 디지탈 신호처리기의 구성을 보인 블록도.
도4는 도3에 있어서, 정상 명령을 수행할 경우의 데이터 흐름을 보인도.
도5는 도3에 있어서, SIMD모드 명령을 수행할 경우의 데이터 흐름을 보인도.
도6은 도3에 있어서, 조건관련 명령을 수행할 경우의 데이터 흐름을 보인도.
도7은 도3에 있어서, 조건이 결정된후의 데이터 흐름을 보인도.
*****도면의 주요부분에 대한 부호의 설명*****
1:온칩프로그램메모리 2:메인인스트럭션디코더
3:서브인스트럭션디코더 4:메인연산부
5:서브연산부 6:온칩데이터메모리
본 발명은 SIMD 디지탈 신호 처리기 및 연산방법에 관한 것으로, 특히 조건문이 많은 알고리즘의 연산량을 감소시킬 수 있도록 한 SIMD 디지탈 신호처리기 및 연산방법에 관한 것이다.
현재, 디지탈 신호 처리기(DSP:Digital Signal Processor)는 1-싸이클에 여러개의 데이터를 처리하기 위한 구조로 변형되고 있는 추세인데, 그 결과로 현재 출시되고 있는 것이 SIMD(Single Instruction Multiple Data),VLIW(Very Long Instruction Word),Superscalar 구조가 있다.
상기 SIMD는 1개의 명령어가 여러개의 데이터를 처리하는 구조이다.
즉, 도1과 같이, 일반적인 디지탈 신호처리기는 한개의 데이터를 처리하는 연산장치를 구비하는 반면에, SIMD디지탈 신호처리기는 하나의 명령어로 여러개의 데이터(여기서는 두개)를 처리할 수 있는 연산장치를 구비하므로 처리할 데이터의 블록이 큰 경우에는 연산시간을 많이 단축할 수 있다.
예를 들어, FIR필터 연산의 경우에, 일반적인 디지탈 신호처리기는 처리할 데이터의 크기가 '256' 비트이고, 필터의 탭수가 '10'이면 '256×10'번의 MAC(Multiply and Accumulate) 연산이 필요하므로 2560-싸이클이 소요되나, SIMD디지탈 신호처리기는, 상기와 같은 조건하에서, 1280-싸이클이 소요된다.
그러나, 처리할 데이터의 블록이 작고 조건문이 많은 디지탈 신호 처리 알고 리즘의 경우에는, 전체 연산에서 동시에 처리할 수 있는 연산의 비중이 크지 않고,이로 인해 일반적인 디지탈 신호처리기의 연산량과 큰 차이가 나지 않으므로 연산시간을 단축하기 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 조건문이 많은 알고리즘 처리시 연산량을 줄이기 위하여 동일한 다수의 연산부를 독립적으로 제어하도록 함으로써 조건문을 수행하기 위한 지연을 제거하여 연산시간을 단축시킬 수 있도록 한 SIMD 디지탈 신호 처리기 및 연산방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 디지탈 신호 처리를 위한 다수의 명령데이터가 저장되는 온칩프로그램 메모리와; 상기 온칩프로그램 메모리에서 페치한 명령데이터를 디코딩하여 그에 따른 디코딩신호를 출력하는 메인 인스트럭션 디코더와; 조건문 관련 명령모드시, 상기 온칩프로그램 메모리로부터 조건문 명령 데이터를 입력받아 이를 디코딩하는 서브 인스트럭션 디코더와; SIMD모드시 또는 조건문 관련 명령모드시, 상기 메인 인스트럭션디코더의 디코딩신호에 따라, 온칩 데이터 메모리로부터 데이터를 입력받아 연산하는 메인 연산부와; SIMD모드시, 상기 메인 인스트럭션 디코더의 디코딩신호에 따라, 상기 메인 연산부와 동일한 연산을 각기 수행하고, 조건문 관련모드시, 상기 서브 인스트럭션 디코더의 해당 디코딩신호에 따라, 온칩 데이터 메모리로부터 데이터를 입력받아 연산하는 서브 연 산부를 포함하여 구성한 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명은 명령데이터에 대한 특성을 판단하여 그 특성에 따라 메인 인스트럭션 디코더 및 서브 인스트럭션 디코더를 동작시켜 상기 명령 데이터에 대한 디코딩을 수행하는 제1 과정과; 상기 명령 데이터의 특성에 따라, 메인연산부와 서브 연산부가 동일 연산 또는 개별 연산을 수행하는 제2 과정으로 이루어진 것을 특징으로 한다.
이하, 본 발명에 의한 SIMD 디지탈 신호 처리기 및 연산방법에 대한 작용과 효과를 첨부한 도면을 참조하여 상세히 설명한다.
도3은 본 발명 SIMD 디지탈 신호 처리기의 실시예에 대한 구성을 보인 블록도로서, 이에 도시한 바와 같이 디지탈 신호 처리를 위한 다수의 명령데이터가 저장되는 온칩프로그램 메모리(1)와; 상기 온칩 프로그램 메모리(1)에서 페치한 명령 데이터를 디코딩하여 그에 따른 디코딩신호를 출력하는 메인 인스트럭션 디코더(2)와; 조건문 관련 명령모드시, 상기 온칩 프로그램 메모리(1)로부터 조건문 명령 데이터를 입력받아 이를 디코딩하는 서브 인스트럭션 디코더(3)와; SIMD모드시 또는 조건문 관련 명령모드시, 상기 메인 인스트럭션 디코더(2)의 디코딩신호에 따라, 온칩 데이터 메모리(3)로부터 데이터를 입력받아 연산하는 메인 연산부(4)와; SIMD모드시, 상기 메인 인스트럭션 디코더(2)의 디코딩신호에 따라, 상기 메인 연산부(4)와 동일한 연산을 각기 수행하고, 조건문 관련모드시, 상기 서브 인스트럭션 디코더(2)의 해당 디코딩신호에 따라, 온칩 데이터 메모리(6)로부터 데이터를 입력받아 연산하는 서브 연산부(5)로 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.
상기 도3에 도시된 실선으로 표시된 화살표는, 정상모드시의 데이터 흐름을 나타낸것이고, 점선으로 표시된 부분은 특수한 상황에서 발생하는 데이터 흐름을 나타낸다.
먼저, 정상명령을 수행할 경우에는 도4와 같이 동작하는데, 즉 메인 인스트럭션 디코더(2)는 온칩 프로그램 메모리(1)에서 페치한 명령 데이터를 디코딩하여 그에 따른 디코딩신호를 메인 연산부(4)에 인가한다.
그러면, 상기 메인 연산부(4)는 온칩 데이터 메모리(6)로부터 데이터를 입력받아 이를 메인 인스트럭션 디코더(2)의 디코딩신호에 따라 연산한다.
이때, 서브 인스트럭션 디코더(3)와 서브 연산부(5)는 동작되지 않는다.
그리고, SIMD 명령을 수행할 경우에는 도5와 같이 동작하는데, 즉 메인 인스트럭션 디코더(2)는 온칩 프로그램 메모리(1)에서 페치한 명령 데이터를 디코딩하여 그에 따른 디코딩신호를 메인 연산부(4) 및 서브 연산부((5)에 인가한다.
그러면, 상기 메인 연산부(4)와 서브 연산부(5)는 온칩 데이터 메모리(6)로부터 데이터를 입력받아 이를 메인 인스트럭션 디코더(2)의 디코딩신호에 따라 동일한 연산을 수행한다.
이때, 서브 인스트럭션 디코더(3)는 동작되지 않는다.
그리고, 조건문 관련 명령을 수행할 경우에는 도6과같이 동작하는 데, 즉 메인 인스트럭션 디코더(2)와 서브 인스트럭션 디코더(3)는 온칩 프로그램 메모리(1)에서 각기 다른 명령 데이터를 페치하여 디코딩한후 그 각각의 디코딩신호를 메인 연산부(4)와 서브 연산부((5)에 독립적으로 인가한다.
그러면, 상기 메인 연산부(4)는 온칩 데이터 메모리(6)로부터 데이터를 입력받아 이를 메인 인스트럭션 디코더(2)의 디코딩신호에 따라 연산하고, 상기 서브 연산부(5)는 온칩 데이터 메모리(6)로부터 데이터를 입력받아 이를 서브 인스트럭션 디코더(3)의 디코딩신호에 따라 연산한다.
즉, 상기 메인연산부(4)와 서브 연산부(5)는 독립적인 연산을 수행한다.
이후, 조건이 결정된 경우에는 도7과 같이 동작하는데, 즉 메인 연산부(4)에서 메인 인스트럭션 디코더(2)의 명령이 정확하다고 결정되면, 메인 인스트럭션 디코더(2)는 그 다음 명령데이터를 페치하여 디코딩한후 그 디코딩신호로 메인연산부 (4)에서 데이터 연산을 수행한다.
만약, 메인연산부(4)가 서브 인스트럭션 디코더(3)에서 수행한 명령이 맞다고 결정하면, 서브 연산부(5) 및 서브 인스트럭션 디코더(3)는 현재의 상태를 알리는 데이터를 상기 메인 연산부(4) 및 메인 인스트럭션 디코더(2)로 전송하고, 이에 따라 상기 메인 인스트럭션 디코더(2) 및 메인연산부(4)는 상기 서브 인스트럭션 디코더(3) 및 서브 연산부(5)의 데이터에 따른 연산을 수행한다.
다시 말해서, 본 발명은 조건문이 많은 알고리즘 처리시, 연산량을 줄이기 위하여, 메인연산부(4)와 서브 연산부(5)를 두어 조건문이 나타나면 조건문과 관련된 연산을, 조건이 결정될 때까지 메인연산부(4)와 서브연산부(5)에서 독립적으로 서로 다른 데이터에 대하여 연산을 수행하도록 하여 조건문과 관련된 명령 실행 지연을 제거한다.
즉, 이상에서 상세히 설명한 바와같이 본 발명은 여러개의 데이터를 1-싸이클에 처리할 수 있고, 서브 인스트럭션 디코더 및 서브 연산부를 구비하여 메인연산부 및 서브 연산부를 독립적으로 제어하도록 함으로써, 조건문이 많은 알고리즘 처리시 명령 수행 지연을 제거하여 연산량을 줄이므로 조건문이 빈번한 알고리즘의 연산시간을 단축시키는 효가가 있다.

Claims (6)

  1. 디지탈 신호 처리를 위한 다수의 명령데이터가 저장되는 온칩프로그램 메모리와;
    상기 온칩프로그램 메모리에서 페치한 명령데이터를 디코딩하여 그에 따른 디코딩신호를 출력하는 메인 인스트럭션 디코더와;
    조건문 관련 명령모드시, 상기 온칩프로그램 메모리로부터 조건문 명령 데이터를 입력받아 이를 디코딩하는 서브 인스트럭션 디코더와;
    SIMD모드시 또는 조건문 관련 명령모드시, 상기 메인 인스트럭션디코더의 디코딩신호에 따라, 온칩 데이터 메모리로부터 데이터를 입력받아 연산하는 메인연산부와;
    SIMD모드시, 상기 메인 인스트럭션 디코더의 디코딩신호에 따라, 상기 메인 연산부와 동일한 연산을 각기 수행하고, 조건문 관련 명령 모드시, 상기 서브 인스트럭션 디코더의 해당 디코딩신호에 따라, 온칩 데이터 메모리로부터 데이터를 입력받아 연산하는 서브 연산부를 포함하여 구성한 것을 특징으로 하는 SIMD 디지탈 신호 처리기.
  2. 명령데이터에 대한 특성을 판단하여 그 특성에 따라 메인 인스트럭션 디코더및 서브 인스트럭션 디코더를 동작시켜 상기 명령 데이터에 대한 디코딩을 수행하는 제1 과정과;
    상기 명령 데이터의 특성에 따라, 메인연산부와 서브 연산부가 동일 연산 또는 개별 연산을 수행하는 제2 과정으로 이루어진 것을 특징으로 하는 SIMD디지탈 신호 처리기의 연산방법.
  3. 제2 항에 있어서, 제1 과정은 명령 데이터의 특성을 판단하는 단계와;
    상기 명령데이터의 특성이 정상명령모드 또는 SIMD명령모드이면, 메인 인스트럭션 디코더가 온칩프로그램 메모리에서 페치한 명령데이터를 디코딩하는 단계와;
    상기 명령 데이터의 특성이 조건문 관련 명령 모드이면, 메인 인스트럭션 디코더와 서브 인스트럭션 디코더가 온칩 프로그램 메모리에서 페치한 각각의 명령 데이터를 디코딩하는 단계로 이루어진 것을 특징으로 하는 SIMD 디지탈 신호처리기의 연산방법.
  4. 제3 항에 있어서, 조건이 결정되면, 메인인스트럭션 디코더가 그 다음 명령 데이터를 페치하여 디코딩을 수행하거나, 서브인스트럭션 디코더가 현재의 상태를알리는 데이터를 상기 메인 인스트럭션 디코더에 전송하여 그 전송 데이터에 따른 디코딩을 수행하는 단계를 더 포함하는 것을 특징으로 하는 SIMD 디지탈 신호처리기의 연산방법.
  5. 제2 항에 있어서, 제2 과정은 정상명령 모드이면, 메인 연산부는 메인 인스 트럭션 디코더의 디코딩신호에 따른 데이터 연산을 수행하는 단계와;
    SIMD 명령모드이면, 메인 연산부 및 서브 연산부는, 메인 인스트럭션 디코더의 디코딩신호에 따른 동일한 데이터 연산을 수행하는 단계와;
    조건문 관련 명령모드이면, 메인연산부는 메인인스트럭션 디코더의 디코딩신호에 따른 데이터 연산을 수행하고, 서브 연산부는 서브 인스트럭션 디코더의 디코딩신호에 따른 데이터 연산을 수행하는 단계로 이루어진 것을 특징으로 하는 SIMD 디지탈 신호처리기의 연산방법.
  6. 제5 항에 있어서, 조건이 결정되면, 메인연산부가 그 다음 명령 디코딩신호에 의해 데이터 연산을 수행하거나, 서브연산부가 현재의 상태를 알리는 데이터를 상기 메인연산부에 전송하면 그 메인 연산부가 그 전송데이터에 따른 연산을 수행하는 단계를 더 포함하는 것을 특징으로 하는 SIMD 디지탈 신호처리기의 연산방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8418154B2 (en) * 2009-02-10 2013-04-09 International Business Machines Corporation Fast vector masking algorithm for conditional data selection in SIMD architectures
WO2013095564A1 (en) 2011-12-22 2013-06-27 Intel Corporation Processors, methods, systems, and instructions to generate sequences of integers in numerical order that differ by a constant stride
US10223111B2 (en) 2011-12-22 2019-03-05 Intel Corporation Processors, methods, systems, and instructions to generate sequences of integers in which integers in consecutive positions differ by a constant integer stride and where a smallest integer is offset from zero by an integer offset
CN104011646B (zh) 2011-12-22 2018-03-27 英特尔公司 用于产生按照数值顺序的连续整数的序列的处理器、方法、系统和指令
US10353709B2 (en) 2017-09-13 2019-07-16 Nextera Video, Inc. Digital signal processing array using integrated processing elements
CN109213096B (zh) * 2018-08-22 2020-10-02 西门子工厂自动化工程有限公司 现场设备的控制方法、装置、系统、存储介质和处理器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5511172A (en) * 1991-11-15 1996-04-23 Matsushita Electric Co. Ind, Ltd. Speculative execution processor
JP2642039B2 (ja) * 1992-05-22 1997-08-20 インターナショナル・ビジネス・マシーンズ・コーポレイション アレイ・プロセッサ
US5860017A (en) * 1996-06-28 1999-01-12 Intel Corporation Processor and method for speculatively executing instructions from multiple instruction streams indicated by a branch instruction

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