KR100670154B1 - Plasma display, and driving device and method thereof - Google Patents

Plasma display, and driving device and method thereof Download PDF

Info

Publication number
KR100670154B1
KR100670154B1 KR1020050115856A KR20050115856A KR100670154B1 KR 100670154 B1 KR100670154 B1 KR 100670154B1 KR 1020050115856 A KR1020050115856 A KR 1020050115856A KR 20050115856 A KR20050115856 A KR 20050115856A KR 100670154 B1 KR100670154 B1 KR 100670154B1
Authority
KR
South Korea
Prior art keywords
transistor
voltage
electrodes
turned
capacitor
Prior art date
Application number
KR1020050115856A
Other languages
Korean (ko)
Inventor
김준연
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020050115856A priority Critical patent/KR100670154B1/en
Priority to US11/605,303 priority patent/US20070120532A1/en
Application granted granted Critical
Publication of KR100670154B1 publication Critical patent/KR100670154B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G09G2330/023—Power management, e.g. power saving using energy recovery or conservation
    • G09G2330/024—Power management, e.g. power saving using energy recovery or conservation with inductors, other than in the electrode driving circuitry of plasma displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Plasma & Fusion (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

A plasma display device and a method and an apparatus for driving the same are provided to reduce reactive power consumption of the plasma display device by using transistors with low breakdown voltages in a scan discharge driving circuit. A plasma display device includes a PDP(Plasma Display Panel,100), a controller(200), an address electrode driver(300), a scan electrode driver(400), and a sustain electrode driver(500). The plasma display panel includes plural A electrodes, plural X electrodes, and plural Y electrodes. The controller receives an external image signal and outputs Y, X, and A electrode driving control signals. The controller divides one frame into plural sub-fields, where each of the sub-fields includes an address period and a sustain period. The address electrode driver receives the A electrode driving control signal from the controller and applies a display data signal for selecting discharge cells to the A electrodes. The scan electrode driver receives the X electrode driving control signal from the controller and applies a driving voltage to the X electrodes. The sustain electrode driver receives the Y electrode driving control signal from the controller and applies the Y electrode driving control signal to the Y electrodes.

Description

플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법{PLASMA DISPLAY, AND DRIVING DEVICE AND METHOD THEREOF} Plasma display device, driving device thereof and driving method thereof {PLASMA DISPLAY, AND DRIVING DEVICE AND METHOD THEREOF}

도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다. 1 is a diagram illustrating a plasma display device according to an exemplary embodiment of the present invention.

도 2 내지 도 4는 각각 본 발명의 제1 내지 제3 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다. 2 to 4 are diagrams illustrating driving waveforms of the plasma display device according to the first to third embodiments of the present invention, respectively.

도 5는 도 4의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로(410)를 나타낸 도면이다. 5 is a diagram illustrating a sustain discharge driving circuit 410 of the scan electrode driver 400 for generating the driving waveform of FIG. 4.

도 6은 도 4의 구동 파형을 생성하기 위한 유지 방전 구동 회로(410)의 신호 타이밍을 나타낸 도면이다. FIG. 6 is a diagram illustrating signal timing of the sustain discharge driving circuit 410 for generating the driving waveform of FIG. 4.

도 7a 내지 도 7f는 각각 도 6의 신호 타이밍에 따른 도 5의 유지 방전 구동 회로(410)의 동작을 나타낸 도면이다. 7A to 7F are views illustrating the operation of the sustain discharge driving circuit 410 of FIG. 5 according to the signal timing of FIG. 6, respectively.

본 발명은 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법에 관한 것이다.The present invention relates to a plasma display device, a drive device thereof and a drive method thereof.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널을 이용한 표시 장치이다. 이러한 플라즈마 표시 패널에는 그 크기에 따라 수십에서 수백 만개 이상의 방전 셀이 매트릭스 형태로 배열되어 있다. The plasma display device is a display device using a plasma display panel that displays text or an image by using plasma generated by gas discharge. In the plasma display panel, dozens to millions or more of discharge cells are arranged in a matrix form according to their size.

플라즈마 표시 장치에서는 한 필드(1TV 필드)가 각각의 가중치를 가지는 복수의 서브필드로 분할되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드의 어드레스 기간에서 어드레스 방전에 의해 발광할 방전 셀과 발광하지 않을 방전 셀이 선택되고, 유지 기간에서 선택된 발광 할 방전 셀이 해당 서브필드의 가중치에 해당하는 기간 동안 유지 방전되어 화상이 표시된다. In the plasma display device, one field (1TV field) is divided into a plurality of subfields having respective weights and driven, and the gray level is displayed by a combination of the weights of the subfields in which the display operation occurs among the plurality of subfields. In the address period of each subfield, discharge cells to emit light and discharge cells not to emit light are selected by the address discharge, and the discharge cells to emit light selected in the sustain period are sustained and discharged for a period corresponding to the weight of the subfield to display an image. do.

특히, 유지 기간에서 유지 방전을 수행하는 전극에 하이 레벨 전압과 로우 레벨 전압이 교대로 인가되므로, 하이 레벨 전압과 로우 레벨 전압을 인가하기 위한 트랜지스터는 최소한 하이 레벨 전압과 로우 레벨 전압의 차이에 해당하는 전압을 내압으로 가져야 한다. 이와 같이 높은 내압을 가지는 트랜지스터로 인해 유지 방전 구동 회로의 단가가 증가한다. In particular, since the high level voltage and the low level voltage are alternately applied to the electrodes performing sustain discharge in the sustain period, the transistor for applying the high level voltage and the low level voltage corresponds to at least the difference between the high level voltage and the low level voltage. Should have a voltage withstand voltage. As a result, the transistor having a high breakdown voltage increases the cost of the sustain discharge driving circuit.

본 발명이 이루고자 하는 기술적 과제는 유지 방전 구동 회로에서 낮은 내압의 트랜지스터를 사용할 수 있는 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a plasma display device capable of using a low breakdown voltage transistor in a sustain discharge driving circuit, a driving device thereof, and a driving method thereof.

본 발명의 한 특징에 따른 플라즈마 표시 장치는, 복수의 제1 전극, 제1 전 압을 공급하는 제1 전원에 제1단이 연결되어 있는 제1 트랜지스터, 상기 제1 트랜지스터의 제2단에 제1단이 연결되고 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제2단이 연결되어 있는 제2 트랜지스터, 상기 제2 전원과 상기 제2 트랜지스터의 제2단의 접점에 제1 단이 연결되어 있는 제3 트랜지스터, 상기 제3 트랜지스터의 제2 단에 제1 단이 연결되고, 상기 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원에 제2 단이 연결되어 있는 제4 트랜지스터, 제1 단이 상기 제1 트랜지스터의 제1 단에 연결되고, 제2 단이 상기 제2 트랜지스터의 제1 단에 연결되어 있는 제1 커패시터, 제1 단이 상기 제3 트랜지스터의 제2 단에 연결되고, 제2 단이 상기 제3 전원에 연결되어 있는 제2 커패시터, 상기 제1 전원과 상기 제1 커패시터의 제1 단 사이에 연결되어 있으며, 상기 제2 트랜지스터의 턴온 시에 상기 제1 커패시터를 충전하기 위한 제1 충전 경로, 상기 제2 커패시터의 제2 단과 상기 제3 전원 사이에 연결되어 있으며, 상기 제3 트랜지스터의 턴온 시에 상기 제2 커패시터를 충전하기 위한 제2 충전 경로, 상기 복수의 제1 전극과 상기 제1 커패시터의 제1 단 사이에 연결되어 있는 제5 트랜지스터, 상기 복수의 제1 전극과 상기 제2 커패시터의 제2 단 사이에 연결되어 있는 제6 트랜지스터, 제1 단이 상기 제1 트랜지스터의 제2단에 연결되고, 제2 단이 상기 복수의 제1 전극에 연결되어 있는 제7 트랜지스터, 제1 단이 상기 제1 트랜지스터의 제2단에 연결되고, 제2 단이 상기 복수의 제1 전극에 연결되어 있는 제8 트랜지스터, 제1 단이 상기 제4 트랜지스터의 제1단에 연결되고, 제2 단이 상기 복수의 제1 전극에 연결되어 있는 제9 트랜지스터, 제1 단이 상기 제4 트랜지스터의 제1단에 연결되고, 제2 단이 상기 복수의 제1 전극에 연결되어 있는 제10 트랜지스터, 상기 제9 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 상기 복수의 제1 전극의 전압을 상승시키기 위한 제1 상승 경로, 상기 제7 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 상기 복수의 제1 전극의 전압을 상승시키기 위한 제2 상승 경로, 상기 제8 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 상기 복수의 제1 전극의 전압을 하강시키기 위한 제1 하강 경로, 그리고, 상기 제10 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 상기 복수의 제1 전극의 전압을 하강시키기 위한 제2 하강 경로를 포함한다.According to an aspect of the present invention, a plasma display device includes a plurality of first electrodes, a first transistor having a first end connected to a first power supply for supplying a first voltage, and a first transistor connected to a second end of the first transistor. A second transistor having a first end connected to a second power supply for supplying a second voltage lower than the first voltage, and a second transistor connected to the second power supply; A third transistor having a stage coupled thereto; a fourth stage having a first stage coupled to a second stage of the third transistor, and a second stage coupled to a third power supply for supplying a third voltage lower than the second voltage; A first capacitor having a transistor, a first end connected to a first end of the first transistor, a second end connected to a first end of the second transistor, a first end being a second end of the third transistor A second beaker connected to the third power source, the second end being connected to the third power source. A capacitor, coupled between the first power source and a first end of the first capacitor, a first charging path for charging the first capacitor when the second transistor is turned on, a second of the second capacitor A second charge path connected between a stage and the third power source and configured to charge the second capacitor when the third transistor is turned on, and between the plurality of first electrodes and a first end of the first capacitor. A fifth transistor, a sixth transistor connected between the plurality of first electrodes and a second end of the second capacitor, a first end connected to a second end of the first transistor, and a second end A seventh transistor connected to the plurality of first electrodes, a first end connected to a second end of the first transistor, and a second end connected to the plurality of first electrodes, a first transistor 4th stage A ninth transistor connected to a first end of a transistor, a second end connected to the plurality of first electrodes, a first end connected to a first end of the fourth transistor, and a second end connected to the plurality of first electrodes A tenth transistor connected to a first electrode of a first rising path connected between a second end of the ninth transistor and the plurality of first electrodes to raise a voltage of the plurality of first electrodes, and the seventh A second rising path connected between a second end of the transistor and the plurality of first electrodes to increase a voltage of the plurality of first electrodes, and connected between a second end of the eighth transistor and the plurality of first electrodes A first lowering path for lowering the voltages of the plurality of first electrodes, and a second lowering path connected between the second terminal of the tenth transistor and the plurality of first electrodes to lower the voltages of the plurality of first electrodes; 2 ha And a path.

본 발명의 다른 특징에 따르면, 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법이 제공된다. 이 구동 방법은, 제1 전압을 공급하는 제1 전원과 제2 전압을 충전하고 있는 제1 커패시터를 통하여 상기 복수의 제1 전극에 제3 전압을 인가하는 단계; 상기 제1 전원과 제1 인덕터를 포함하는 제1 공진 경로를 통해 상기 복수의 제1 전극의 전압을 증가시키는 단계; 상기 제1 전압보다 높은 제4 전압을 공급하는 제2 전원과 제2 인덕터를 포함하는 제2 공진 경로를 통해 상기 복수의 제1 전극의 전압을 더 증가시키는 단계; 상기 제2 전원과 제5 전압을 충전하고 있는 제2 커패시터를 통하여 상기 복수의 제1 전극에 제6 전압을 인가하는 단계; 상기 제2 전원과 제2 인덕터를 포함하는 제3 공진 경로를 통해 상기 복수의 제1 전극의 전압을 감소시키는 단계; 및 상기 제1 전원과 제1 인덕터를 포함하는 제4 공진 경로를 통해 상기 복수의 제1 전극의 전압을 더 감소시키는 단계를 포함한다.According to another feature of the present invention, a method of driving a plasma display device including a plurality of first electrodes and a plurality of second electrodes is provided. The driving method includes: applying a third voltage to the plurality of first electrodes through a first power supply supplying a first voltage and a first capacitor charging a second voltage; Increasing the voltage of the plurality of first electrodes through a first resonant path including the first power source and a first inductor; Further increasing the voltages of the plurality of first electrodes through a second resonance path including a second power supply and a second inductor supplying a fourth voltage higher than the first voltage; Applying a sixth voltage to the plurality of first electrodes through a second capacitor charging the second power source and a fifth voltage; Reducing the voltages of the plurality of first electrodes through a third resonant path including the second power source and a second inductor; And further reducing voltages of the plurality of first electrodes through a fourth resonance path including the first power supply and the first inductor.

본 발명의 다른 특징에 따르면, 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 장치가 제공된다. 이 구동 장치는, 제1 전압을 공급하는 제1 전원에 제1 단이 연결되어 있는 제1 트랜지스터, 상기 제1 트랜지스터의 제2단에 제1단이 연결되고, 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제2단이 연결되어 있는 제2 트랜지스터, 상기 제2 전원과 상기 제2 트랜지스터의 제2단의 접점에 제1단이 연결되어 있는 제3 트랜지스터, 상기 제3 트랜지스터의 제2단에 제1단이 연결되고, 상기 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원에 제2단이 연결되어 있는 제4 트랜지스터, 제4 전압을 충전하고 있으며, 제1단이 상기 제1 전원에 연결되고, 제2단이 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접점에 연결되어 있는 제1 커패시터, 제5 전압을 충전하고 있으며, 제1단이 상기 제3 트랜지스터와 상기 제4 트랜지스터의 접점에 연결되어 있고, 제2단이 상기 제3 전원에 연결되어 있는 제2 커패시터, 상기 제1 커패시터의 제1단과 상기 복수의 제1 전극 사이에 연결되어 있는 제5 트랜지스터, 상기 제2 커패시터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 있는 제6 트랜지스터, 상기 제1 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 턴온시 상기 복수의 제1 전극의 전압이 증가하도록 동작하는 제7 트랜지스터, 상기 제1 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 턴온시 상기 복수의 제1 전극의 전압이 감소하도록 동작하는 제8 트랜지스터, 상기 제4 트랜지스터의 제1단과 상기 복수의 제1 전극 사이에 연결되어 턴온시 상기 복수의 제1 전극의 전압이 증가하도록 동작하는 제9 트랜지스터, 상기 제4 트랜지스터의 제1단과 상기 복수의 제1 전극 사이 에 연결되어 턴온시 상기 복수의 제1 전극의 전압이 감소하도록 동작하는 제10 트랜지스터를 포함한다.According to another feature of the present invention, an apparatus for driving a plasma display device including a plurality of first electrodes and a plurality of second electrodes is provided. The driving device includes a first transistor having a first end connected to a first power supply for supplying a first voltage, a second end connected to a second end of the first transistor, and having a lower voltage than the first voltage. A second transistor having a second end connected to a second power supply for supplying a voltage, a third transistor having a first end connected to a contact between the second power supply and a second end of the second transistor, and the third transistor A first stage is connected to a second stage of the fourth transistor, and a fourth transistor and a fourth voltage connected to the third stage are connected to a third power supply for supplying a third voltage lower than the second voltage. A first capacitor connected to the first power source, a second end charged to a fifth capacitor, and a fifth voltage connected to a contact point between the first transistor and the second transistor, and a first end connected to the third transistor and the Is connected to the contact of the fourth transistor, and the second stage A second capacitor connected to a third power source, a fifth transistor connected between the first end of the first capacitor and the plurality of first electrodes, and between the second end of the second capacitor and the plurality of first electrodes A sixth transistor coupled to the seventh transistor connected between a second end of the first transistor and the plurality of first electrodes to operate to increase voltages of the plurality of first electrodes when turned on; An eighth transistor connected between a second end and the plurality of first electrodes to operate to reduce voltages of the plurality of first electrodes when turned on, and connected between a first end of the fourth transistor and the plurality of first electrodes A ninth transistor operable to increase voltages of the plurality of first electrodes during turn-on, and connected between a first end of the fourth transistor and the plurality of first electrodes to be turned on And a tenth transistor of the plurality of operation so that the voltage of the first electrode decreases.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is "connected" to another part, this includes not only "directly connected" but also "electrically connected" with another element in between. . In addition, when a part is said to "include" a certain component, which means that it may further include other components, except to exclude other components unless otherwise stated.

그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위 차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다. In addition, the expression that voltage is maintained throughout the specification indicates that even if the potential difference between two specific points changes over time, the change is within an allowable range in the design or the cause of the change is due to parasitic components that are ignored in the design practice of those skilled in the art. Include cases by. In addition, since the threshold voltage of the semiconductor device (transistor, diode, etc.) is very low compared to the discharge voltage, the threshold voltage is very low, and thus the threshold voltage is regarded as 0V and approximated.

먼저, 본 발명의 실시 예에 따른 플라즈마 표시 장치 및 그 구동 방법과 그 구동 장치에 대해서 도면을 참고로 하여 상세하게 설명한다. First, a plasma display device, a driving method thereof, and a driving device thereof according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다. 1 is a diagram illustrating a plasma display device according to an exemplary embodiment of the present invention.

도 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다. As shown in FIG. 1, a plasma display device according to an exemplary embodiment of the present invention includes a plasma display panel 100, a controller 200, an address electrode driver 300, a scan electrode driver 400, and a sustain electrode driver 500. It includes.

플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하 "A 전극"이라 함)(A1～Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1～Xn) 및 주사 전극(이하 "Y 전극"이라 함)(Y1～Yn)을 포함한다. 일반적으로 X 전극(X1～Xn)은 각 Y 전극(Y1～Yn)에 대응해서 형성되어 있으며, X 전극과 Y 전극이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1～Yn)과 X 전극(X1～Xn)은 A 전극(A1～Am)과 직교하도록 배치된다. 이때, A 전극(A1～Am)과 X 및 Y 전극(X1～Xn, Y1～Yn)의 교차부에 있는 방전 공간이 셀(12)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다. The plasma display panel 100 includes a plurality of address electrodes (hereinafter referred to as "A electrodes") A1 to Am extending in the column direction, and a plurality of sustain electrodes extending in pairs to each other in the row direction (hereinafter, "X"). Electrodes ”(X1 to Xn) and scan electrodes (hereinafter referred to as“ Y electrodes ”) (Y1 to Yn). In general, the X electrodes X1 to Xn are formed corresponding to the respective Y electrodes Y1 to Yn, and the X and Y electrodes perform a display operation for displaying an image in the sustain period. The Y electrodes Y1 to Yn and the X electrodes X1 to Xn are arranged to be orthogonal to the A electrodes A1 to Am. At this time, the discharge space at the intersection of the A electrodes A1 to Am and the X and Y electrodes X1 to Xn and Y1 to Yn forms the cell 12. The structure of the plasma display panel 100 is an example, and a panel having another structure to which the driving waveform described below may be applied may also be applied to the present invention.

제어부(200)는 외부로부터 영상 신호를 수신하여 어드레스 전극 구동 제어 신호, 유지 전극 구동 제어 신호 및 주사 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 어드레스 기간 및 유지 기간을 포함한다. The controller 200 receives an image signal from the outside and outputs an address electrode driving control signal, a sustain electrode driving control signal, and a scan electrode driving control signal. The controller 200 divides and drives one frame into a plurality of subfields, and each subfield includes an address period and a sustain period.

어드레스 전극 구동부(300)는 제어부(200)로부터 A 전극 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 A 전극에 인가한다. The address electrode driver 300 receives an A electrode driving control signal from the controller 200 and applies a display data signal for selecting a discharge cell to be displayed to each A electrode.

주사 전극 구동부(400)는 제어부(200)로부터 Y 전극 구동 제어 신호를 수신하여 Y 전극에 구동 전압을 인가한다. The scan electrode driver 400 receives a Y electrode driving control signal from the controller 200 and applies a driving voltage to the Y electrode.

유지 전극 구동부(500)는 제어부(200)로부터 X 전극 구동 제어 신호를 수신하여 X 전극에 구동 전압을 인가한다. The sustain electrode driver 500 receives the X electrode driving control signal from the controller 200 and applies a driving voltage to the X electrode.

다음, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형에 대해서 상세하게 설명한다. 아래에서는 편의상 하나의 셀을 형성하는 Y 전극, X 전극 및 A 전극에 인가되는 구동 파형에 대해서만 설명한다. Next, a driving waveform of the plasma display device according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 2 to 4. In the following description, only the driving waveforms applied to the Y electrode, the X electrode, and the A electrode forming one cell will be described.

도 2 및 도 3은 각각 본 발명의 제1 및 제2 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다. 도 2 및 도 3에서는 유지 기간에서의 구동 파형만을 도시하였다. 2 and 3 are diagrams illustrating driving waveforms of the plasma display device according to the first and second exemplary embodiments of the present invention, respectively. 2 and 3 show only drive waveforms in the sustain period.

도 2에 나타낸 바와 같이, 유지 기간에서는 Y 전극과 X 전극에 하이 레벨 전압(Vs 전압)과 로우 레벨 전압(0V 전압)을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가한다. 이러한 유지 방전 펄스가 해당 서브필드가 표시하는 가중치에 대응하는 횟수만큼 반복적으로 Y 전극과 X 전극에 인가된다. 즉, Y 전극에 Vs 전압이 인가될 때 X 전극에 0V 전압이 인가되고, X 전극에 Vs 전압이 인가될 때 Y 전극에 0V 전압이 인가된다. 이와 같이 하면, 각 Y 전극과 각 X 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 켜질 방전 셀에서 유지 방전이 소정 횟수만큼 반복하여 일어난다. As shown in Fig. 2, in the sustain period, a sustain discharge pulse having a high level voltage (Vs voltage) and a low level voltage (0 V voltage) is applied to the Y electrode and the X electrode in an opposite phase. Such sustain discharge pulses are repeatedly applied to the Y electrode and the X electrode as many times as the number corresponding to the weight indicated by the corresponding subfield. That is, 0 V is applied to the X electrode when the Vs voltage is applied to the Y electrode, and 0 V is applied to the Y electrode when the Vs voltage is applied to the X electrode. In this way, the voltage difference between each Y electrode and each X electrode alternates between the Vs voltage and the -Vs voltage, so that the sustain discharge is repeated a predetermined number of times in the discharge cell to be turned on.

그리고 도 2와 달리 유지 기간에서 Y 전극과 X 전극에 하이 레벨 전압(Vs/2 전압)과 로우 레벨 전압(-Vs/2 전압)을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가할 수도 있다. 이 경우에는 Y 전극에 Vs/2 전압이 인가될 때 X 전극에 -Vs/2 전압이 인가되고, X 전극에 Vs/2 전압이 인가될 때 Y 전극에 -Vs/2 전압이 인가된다. 이와 같이 하여도, 도 2의 유지 방전 펄스와 동일하게 X 전극과 Y 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다. Unlike in FIG. 2, a sustain discharge pulse having a high level voltage (Vs / 2 voltage) and a low level voltage (−Vs / 2 voltage) may be applied to the Y electrode and the X electrode in an opposite phase in the sustain period. In this case, -Vs / 2 voltage is applied to the X electrode when the Vs / 2 voltage is applied to the Y electrode, and -Vs / 2 voltage is applied to the Y electrode when the Vs / 2 voltage is applied to the X electrode. Even in this manner, similarly to the sustain discharge pulse of FIG. 2, the voltage difference between the X electrode and the Y electrode may alternately have a Vs voltage and a -Vs voltage.

한편, 본 발명의 제1 및 제2 실시예에서는 X 전극과 Y 전극에 하이 레벨 전압과 로우 레벨 전압을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가하는 경우에 대해서 설명하였지만, 이와 달리 X 전극과 Y 전극 중 어느 하나의 전극에만 유지 방전 펄스가 인가될 수도 있다. 아래에서는 이러한 실시예에 대해 도 3을 참조하여 상세하게 설명한다. Meanwhile, in the first and second embodiments of the present invention, the case where the sustain discharge pulse having the high level voltage and the low level voltage are alternately applied to the X electrode and the Y electrode in the opposite phase has been described. The sustain discharge pulse may be applied to only one of the Y electrodes. Hereinafter, such an embodiment will be described in detail with reference to FIG. 3.

도 4는 본 발명의 제3 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다. 4 illustrates a driving waveform of a plasma display device according to a third exemplary embodiment of the present invention.

먼저, 도 4에 나타낸 바와 같이, 유지 기간에서 X 전극에 0V 전압이 인가된 상태에서 Y 전극에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스가 인가된다. 이와 같이 하면, 도 2의 유지 방전 펄스와 동일하게 X 전극과 Y 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다. First, as shown in FIG. 4, in the sustain period, a sustain discharge pulse having a voltage of Vs and a voltage of -Vs is applied to the Y electrode while the voltage of 0V is applied to the X electrode. In this manner, the voltage difference between the X electrode and the Y electrode may alternately have a Vs voltage and a -Vs voltage in the same manner as the sustain discharge pulse of FIG. 2.

다음으로, 도 5를 참조하여 도 4의 구동 파형을 생성하는 구동 회로에 대해서 상세하게 설명한다. Next, with reference to FIG. 5, the drive circuit which produces | generates the drive waveform of FIG. 4 is demonstrated in detail.

도 5는 도 4의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방 전 구동 회로를 나타낸 도면이다. 도 5에서는 설명의 편의상 복수의 Y 전극(Y1～Yn)에 연결되어 있는 유지 방전 구동 회로(410)만을 도시하였으며, 이러한 유지 방전 구동 회로(410)는 도 1의 주사 전극 구동부(400)에 형성될 수 있다. 그리고 유지 기간 동안 X 전극(X1～Xn)에는 0V 전압이 인가되므로, 복수의 X 전극(X1～Xn)은 접지 전압(0V)을 공급하는 접지단(0)에 연결되어 있는 것으로 도시하였다. 한편, 도 2 및 도 3의 구동 파형의 경우에는 도 5의 유지 방전 구동 회로(410)와 동일한 구조를 가지는 유지 방전 구동 회로가 복수의 X 전극에 연결될 수도 있다. 이러한 유지 방전 구동 회로(410)에서는 설명의 편의상 하나의 X 전극과 하나의 Y 전극만을 도시하였으며, X 전극과 Y 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다. 5 is a diagram illustrating a sustain discharge driving circuit of the scan electrode driver 400 for generating the driving waveform of FIG. 4. In FIG. 5, only the sustain discharge driving circuit 410 connected to the plurality of Y electrodes Y1 to Yn is illustrated for convenience of description, and the sustain discharge driving circuit 410 is formed in the scan electrode driver 400 of FIG. 1. Can be. Since the 0V voltage is applied to the X electrodes X1 to Xn during the sustain period, the plurality of X electrodes X1 to Xn are connected to the ground terminal 0 which supplies the ground voltage 0V. Meanwhile, in the driving waveforms of FIGS. 2 and 3, the sustain discharge driving circuit having the same structure as the sustain discharge driving circuit 410 of FIG. 5 may be connected to the plurality of X electrodes. In the sustain discharge driving circuit 410, only one X electrode and one Y electrode are illustrated for convenience of description, and a capacitive component formed by the X electrode and the Y electrode is illustrated as a panel capacitor Cp.

도 5는 도 4의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로를 나타낸 도면이다. 5 is a diagram illustrating a sustain discharge driving circuit of the scan electrode driver 400 for generating the driving waveform of FIG. 4.

도 5에 나타낸 바와 같이, 유지 방전 구동 회로(410)는 트랜지스터(Yp1,Yp2,Yn1,Yn2,Ypr,Ypf,Ynr,Ynf,Yh,Yl),커패시터(Cst1,Cst2), 인덕터(Lp,Ln) 및 다이오드(D1, D2, D3, D4,D5,D6)를 포함한다. As shown in FIG. 5, the sustain discharge driving circuit 410 includes transistors Yp1, Yp2, Yn1, Yn2, Ypr, Ypf, Ynr, Ynf, Yh, Yl, capacitors Cst1, Cst2, and inductors Lp, Ln. ) And diodes D1, D2, D3, D4, D5, and D6.

도 5에서는 트랜지스터(Yp1,Yp2,Yn1,Yn2,Ypr,Ypf,Ynr,Ynf,Yh,Yl)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터(Yp1, Yp2, Yn1, Yn2, Ypr, Ypf, Ynr, Ynf, Yh, Yl)에는 소스에서 드레인 방향으로 바디 다이오드가 형성될 수 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(Yp1, Yp2,Yn1,Yn2,Ypr,Ypf,Ynr,Ynf,Yh,Yl)로 사용될 수도 있다. 또한 도 5에서는 트랜지스터(Yp1, Yp2, Yn1, Yn2, Ypr, Ypf, Ynr, Ynf, Yh, Yl)를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터(Yp1, Yp2, Yn1, Yn2, Ypr, Ypf, Ynr, Ynf, Yh, Yl)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수 있다. In FIG. 5, transistors Yp1, Yp2, Yn1, Yn2, Ypr, Ypf, Ynr, Ynf, Yh, Yl are shown as n-channel field effect transistors, in particular, n-channel metal oxide semiconductor (NMOS) transistors. Yp1, Yp2, Yn1, Yn2, Ypr, Ypf, Ynr, Ynf, Yh, Yl) may form a body diode in the direction from the source to the drain. And other transistors having similar functions instead of the NMOS transistors may be used as these transistors Yp1, Yp2, Yn1, Yn2, Ypr, Ypf, Ynr, Ynf, Yh, Yl. In FIG. 5, the transistors Yp1, Yp2, Yn1, Yn2, Ypr, Ypf, Ynr, Ynf, Yh, and Yl are shown as one transistor, respectively. , Ynf, Yh, and Yl may be formed of a plurality of transistors connected in parallel, respectively.

그리고 트랜지스터(Yp1)의 드레인은 유지 방전 펄스의 하이 레벨 전압(Vs)의 절반에 해당하는 Vs/2전압을 공급하는 Vs/2 전원에 연결되어 있으며 트랜지스터(Yp1)의 소스에는 트랜지스터(Yp2)의 드레인이 연결되어 있다. 또한 트랜지스터(Yn1)의 소스는 유지 방전 펄스의 로우 레벨 전압 (-Vs)의 절반에 해당하는 -Vs/2전압을 공급하는 -Vs/2 전원에 연결되어 있으며, 트랜지스터(Yn1)의 드레인에는 트랜지스터(Yn2)의 소스가 연결되어 있다. 그리고, 트랜지스터(Yp2)의 소스와 트랜지스터(Yn2)의 드레인은 서로 연결되며, 그 접점에는 Vs/2 전압과 -Vs/2 전압의 절반에 해당하는 0V 전압을 공급하는 전원(0V)이 연결되어 있다.The drain of the transistor Yp1 is connected to a Vs / 2 power supply supplying a voltage Vs / 2 corresponding to half of the high level voltage Vs of the sustain discharge pulse, and the source of the transistor Yp1 is connected to the source of the transistor Yp2. The drain is connected. In addition, the source of the transistor Yn1 is connected to a -Vs / 2 power supply supplying a voltage of -Vs / 2 corresponding to half of the low level voltage (-Vs) of the sustain discharge pulse, and the drain of the transistor Yn1 is a transistor. The source of (Yn2) is connected. The source of the transistor Yp2 and the drain of the transistor Yn2 are connected to each other, and a power source (0V) supplying a 0 V voltage corresponding to half of the voltage Vs / 2 and -Vs / 2 is connected to the contact point thereof. have.

커패시터(Cst1)의 제1단은 Vs/2 전원에 연결되며, 제2단은 트랜지스터(Yp2)의 드레인에 연결되어 있다. 또한 커패시터(Cst2)의 제1단은 트랜지스터(Yn1)의 드레인에 연결되며, 제2단은 -Vs/2 전원에 연결되어 있다. 이때, 다이오드(D1)의 애노드는 Vs/2 전원에 연결되며, 캐소드는 커패시터(Cst1)의 제1단에 연결된다. 또한, 다이오드(D2)의 캐소드는 -Vs/2 전원에 연결되며, 애노드는 커패시터(Cst2)의 제2단에 연결된다.The first end of the capacitor Cst1 is connected to the Vs / 2 power supply, and the second end is connected to the drain of the transistor Yp2. In addition, the first end of the capacitor Cst2 is connected to the drain of the transistor Yn1, and the second end of the capacitor Cst2 is connected to the -Vs / 2 power supply. At this time, the anode of the diode D1 is connected to the Vs / 2 power supply, and the cathode is connected to the first end of the capacitor Cst1. In addition, the cathode of diode D2 is connected to the -Vs / 2 power supply and the anode is connected to the second end of capacitor Cst2.

이때, 다이오드(D1,D2)는 각각 트랜지스터(Yp2, Yn2)가 턴온 시에 커패시터(Cst1, Cst2)를 Vs/2 전압으로 충전하는 충전 경로를 형성하며, 다이오드(D1, D2) 대신에 충전 경로를 형성할 수 있는 다른 소자(예를 들어, 트랜지스터)를 사용할 수도 있다. 도 5에서는 이 충전 경로에 의해 각 커패시터(Cst1, Cst2)에는 Vs/2 전압이 충전되어 있는 것으로 가정하였다.At this time, the diodes D1 and D2 form a charging path for charging the capacitors Cst1 and Cst2 to the voltage Vs / 2 when the transistors Yp2 and Yn2 turn on, respectively, and instead of the diodes D1 and D2, It is also possible to use other devices (e.g., transistors) that can form. In FIG. 5, it is assumed that Vs / 2 voltage is charged in each capacitor Cst1 and Cst2 by this charging path.

트랜지스터(Yh)의 드레인은 커패시터(Cst1)의 제1단과 연결되고, 트랜지스터(Yl)의 소스는 커패시터(Cst2)의 제2단과 연결되며, 트랜지스터(Yh)의 소스와 트랜지스터(Yl)의 드레인은 각각 패널 커패시터(Cp)의 Y전극과 연결된다.The drain of the transistor Yh is connected to the first end of the capacitor Cst1, the source of the transistor Yl is connected to the second end of the capacitor Cst2, and the source of the transistor Yh and the drain of the transistor Yl are Each is connected to the Y electrode of the panel capacitor Cp.

트랜지스터(Ypr)의 드레인과 트랜지스터(Ypf)의 소스는 각각 커패시터(Cst1)의 제2단에 연결되며, 트랜지스터(Ynr)의 드레인과 트랜지스터(Ynf)의 소스는 각각 커패시터(Cst2)의 제1단에 연결된다. The drain of the transistor Ypr and the source of the transistor Ypf are respectively connected to the second end of the capacitor Cst1, and the drain of the transistor Ynr and the source of the transistor Ynf are respectively the first end of the capacitor Cst2. Is connected to.

그리고, 트랜지스터(Ypr)의 소스와 트랜지스터(Ypf)의 드레인의 접점은 인덕터(Lp)의 제1단과 연결되고, 트랜지스터(Ynr)의 소스와 트랜지스터(Ynf)의 드레인의 접점은 인덕터(Ln)의 제1단에 연결된다. 또한 인덕터(Lp)의 제2단과 인덕터(Ln)의 제2단은 각각 패널 커패시터(Cp)의 Y 전극에 연결된다.The contact point of the source of the transistor Ypr and the drain of the transistor Ypf is connected to the first end of the inductor Lp, and the contact point of the source of the transistor Ynr and the drain of the transistor Ynf is connected to the inductor Ln. Is connected to the first stage. In addition, the second end of the inductor Lp and the second end of the inductor Ln are respectively connected to the Y electrode of the panel capacitor Cp.

이때, 다이오드(D3)의 애노드는 트랜지스터(Ypr)의 소스와 연결되고, 캐소드는 인덕터(Lp)의 제1단에 연결된다. 또한 다이오드(D4)의 캐소드는 트랜지스터(Ypf)의 드레인과 연결되고, 애노드는 인덕터(Lp)의 제1단에 연결된다. 그리고, 다이오드(D5)의 애노드는 트랜지스터(Ynr)의 소스와 연결되고, 캐소드는 인덕터(Ln)의 제1단에 연결된다. 또한 다이오드(D6)의 캐소드는 트랜지스터(Ynf)의 드레인과 연결되고, 애노드는 인덕터(Ln)의 제1단에 연결된다. At this time, the anode of the diode D3 is connected to the source of the transistor Ypr, and the cathode is connected to the first end of the inductor Lp. In addition, the cathode of the diode D4 is connected to the drain of the transistor Ypf, and the anode is connected to the first end of the inductor Lp. The anode of the diode D5 is connected to the source of the transistor Ynr, and the cathode of the diode D5 is connected to the first end of the inductor Ln. In addition, the cathode of the diode D6 is connected to the drain of the transistor Ynf, and the anode is connected to the first end of the inductor Ln.

이때, 다이오드(D3)와 다이오드(D5)는 트랜지스터(Ypr)와 트랜지스터(Ynr)의 바디 다이오드로 인해 형성되는 전류 경로를 차단하고 Y 전극의 전압을 증가시키는 상승 경로를 설정하기 위한 것이고 다이오드(D4)와 다이오드(D6)는 트랜지스터(Ypf)와 트랜지스터(Ynf)의 바디 다이오드로 인해 형성되는 전류 경로를 차단하고 Y 전극의 전압을 감소시키는 하강 경로를 설정하기 위한 것이다. At this time, the diodes D3 and D5 are for setting up the rising path for blocking the current path formed by the body diodes of the transistors Ypr and Ynr and increasing the voltage of the Y electrode. And diode D6 are for setting a falling path for blocking the current path formed by the body diodes of the transistors Ypf and Ynf and reducing the voltage of the Y electrode.

한편, 도 5에서는 상승 경로와 하강 경로에 각각 인덕터(Lp,Ln)가 연결되는 것으로 도시하였지만, 상승 경로와 하강 경로가 중복되는 부분에 하나의 인덕터를 연결할 수도 있다. Meanwhile, although FIG. 5 shows that the inductors Lp and Ln are connected to the rising path and the falling path, respectively, one inductor may be connected to a portion where the rising path and the falling path overlap.

다음으로, 도 5의 유지 방전 구동 회로(410)의 동작에 대해서 도 6, 도 7a 내지 도 7f를 참조하여 상세하게 설명한다. Next, the operation of the sustain discharge driving circuit 410 of FIG. 5 will be described in detail with reference to FIGS. 6 and 7A to 7F.

도 6은 도 4의 구동 파형을 생성하기 위한 유지 방전 구동 회로(410)의 신호 타이밍을 나타낸 도면이며, 도 7a 내지 도 7f는 각각 도 6의 신호 타이밍에 따른 도 5의 유지 방전 구동 회로(410)의 동작을 나타낸 도면이다. 먼저, 모드 1(M1)이 시작되기 전에 트랜지스터(Yp2,Yn1,Ynf)가 턴온되어 있다고 가정한다. 6 is a diagram illustrating signal timing of a sustain discharge driving circuit 410 for generating the driving waveform of FIG. 4, and FIGS. 7A to 7F are diagrams illustrating the sustain discharge driving circuit 410 of FIG. 5 according to the signal timing of FIG. 6, respectively. Is a view showing the operation. First, it is assumed that transistors Yp2, Yn1, and Ynf are turned on before mode 1 (M1) starts.

도 6 및 도 7a를 보면, 모드 1(M1)에서 트랜지스터(Ynf)가 턴오프되고, 트랜지스터(Yl)가 턴온되어, 도 7a에 나타낸 바와 같이 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Yl), 커패시터(Cst2), 트랜지스터(Yn1) 및 -Vs/2전원의 경로를 통하여 Y 전극에 -Vs 전압이 인가된다(①). 즉, Y 전극에는 -Vs/2 전원 전압보다 커패시터(Cst2)에 충전된 전압 Vs/2만큼 낮은 -Vs 전압이 인가된다. 6 and 7A, in the mode 1 M1, the transistor Ynf is turned off and the transistor Yl is turned on, as shown in FIG. 7A, the Y electrode and the transistor Yl of the panel capacitor Cp. The voltage -Vs is applied to the Y electrode through the path of the capacitor Cst2, the transistor Yn1, and the -Vs / 2 power source (1). That is, the voltage -Vs lower than the voltage Vs / 2 charged in the capacitor Cst2 is applied to the Y electrode.

한편, 트랜지스터(Yp1)를 턴오프한 상태에서, 트랜지스터(Yp2)를 턴온하여, Vs/2 전원, 다이오드(D1), 커패시터(Cst1), 트랜지스터(Yp2) 및 전원(0V)의 경로가 형성되어(②), 커패시터(Cst1)에는 Vs 전원과 전원(0V)에 인가된 전압의 차에 해당되는 Vs/2 전압이 충전된다. 이때, 경로(①)에 의해 트랜지스터(Yh)의 소스 전압은 -Vs 전압이 되고, 경로(②)에 의해서 트랜지스터(Yh)의 드레인 전압은 Vs/2 전압이 되므로, 트랜지스터(Yh)의 소스와 드레인 사이에는 3Vs/2 전압이 걸린다. 따라서, 트랜지스터(Yh)는 3Vs/2 전압을 내압으로 가지는 트랜지스터로 사용될 수 있다. On the other hand, while the transistor Yp1 is turned off, the transistor Yp2 is turned on to form a path of the Vs / 2 power supply, the diode D1, the capacitor Cst1, the transistor Yp2, and the power supply 0V. (2) and the capacitor Cst1 are charged with the Vs / 2 voltage corresponding to the difference between the Vs power supply and the voltage applied to the power supply (0V). At this time, the source voltage of the transistor Yh becomes the -Vs voltage by the path ①, and the drain voltage of the transistor Yh becomes the Vs / 2 voltage by the path ②, so that the source of the transistor Yh There is a 3Vs / 2 voltage between the drains. Therefore, the transistor Yh can be used as a transistor having a breakdown voltage of 3Vs / 2.

그리고, 트랜지스터(Yp1)의 소스 전압이 0V이고 트랜지스터(Yp1)의 드레인 전압이 Vs/2 전압이므로, Vs/2 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Yp1)로 사용할 수 있다. 또한, 트랜지스터(Yn2)의 드레인 전압이 0V이고 트랜지스터(Yn2)의 소스 전압이 -Vs/2 전압이므로, Vs/2 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Yn2)로 사용할 수 있다.Since the source voltage of the transistor Yp1 is 0V and the drain voltage of the transistor Yp1 is the Vs / 2 voltage, a transistor having a breakdown voltage of Vs / 2 can be used as the transistor Yp1. In addition, since the drain voltage of the transistor Yn2 is 0V and the source voltage of the transistor Yn2 is a -Vs / 2 voltage, a transistor having a breakdown voltage of Vs / 2 can be used as the transistor Yn2.

이어서, 모드2(M2)에서 트랜지스터(Yl)이 턴오프되고, 트랜지스터(Ynr)가 턴온되어, 도 7b에 나타낸 바와 같이 -Vs/2 전원, 트랜지스터(Yn1), 트랜지스터(Ynr), 다이오드(D5), 인덕터(Ln) 및 패널 커패시터(Cp)의 Y 전극의 경로로 공진이 발생한다(③). 따라서, 패널 커패시터(Cp)의 Y 전극에 걸리는 전압은 -Vs 전압에서 0V 전압까지 증가한다. Subsequently, in the mode 2 M2, the transistor Yl is turned off and the transistor Ynr is turned on, as shown in FIG. 7B, -Vs / 2 power supply, transistor Yn1, transistor Ynr, and diode D5. ), Resonance occurs in the path of the Y electrode of the inductor Ln and the panel capacitor Cp (③). Therefore, the voltage across the Y electrode of the panel capacitor Cp increases from the voltage of -Vs to the voltage of 0V.

이어서, 모드3(M3)에서 트랜지스터(Ynr,Yp2)가 턴오프되고, 트랜지스터(Ypr,Yp1)가 턴온되어, 도 7c에 나타낸 바와 같이 Vs/2 전원, 트랜지스터(Yp1), 트랜지스터(Ypr), 다이오드(D3), 인덕터(Lp) 및 패널 커패시터(Cp)의 Y 전극의 경로로 공진이 발생한다(④). 따라서, 패널 커패시터(Cp)의 Y 전극에 걸리는 전압은 0V 전압에서 Vs 전압까지 증가한다. Subsequently, in the mode 3 M3, the transistors Ynr and Yp2 are turned off, and the transistors Ypr and Yp1 are turned on, and as shown in Fig. 7C, the Vs / 2 power supply, the transistor Yp1, the transistor Ypr, Resonance occurs in the path of the Y electrode of the diode D3, the inductor Lp and the panel capacitor Cp (4). Therefore, the voltage across the Y electrode of the panel capacitor Cp increases from the 0V voltage to the Vs voltage.

한편, 트랜지스터(Yn1)가 턴오프되고, 트랜지스터(Yn2)가 턴온되어, 도 7c에 나타낸 바와 같이 전원(0V), 트랜지스터(Yn2), 커패시터(Cst2), 다이오드(D2) 및 Vs/2 전원의 경로가 형성되어(⑤), 커패시터(Cst2)에는 전원(0V)과 Vs 전원에 인가된 전압의 차에 해당되는 Vs/2 전압이 충전된다.On the other hand, transistor Yn1 is turned off, transistor Yn2 is turned on, and as shown in FIG. 7C, the power supply 0V, transistor Yn2, capacitor Cst2, diode D2, and Vs / 2 power supply are shown. A path is formed (5), and the capacitor Cst2 is charged with the voltage Vs / 2 corresponding to the difference between the voltage applied to the power supply 0V and the Vs power supply.

다음 모드 4(M4)에서, 트랜지스터(Ypr)를 턴오프하고, 트랜지스터(Yh)를 턴온하여, 도 7d에 나타낸 바와 같이 Vs/2 전원, 트랜지스터(Yp1), 커패시터(Cst1), 트랜지스터(Yh) 및 패널 커패시터(Cp)의 Y전극의 경로를 통하여 Y전극에 Vs 전압이 인가된다(⑥). 즉, Y전극에는 Vs/2 전원 전압보다 커패시터(Cst1)에 충전된 전압 Vs/2만큼 높은 Vs 전압이 인가된다.In the next mode 4 (M4), the transistor Ypr is turned off, the transistor Yh is turned on, and the Vs / 2 power source, the transistor Yp1, the capacitor Cst1, and the transistor Yh as shown in Fig. 7D. And a voltage Vs is applied to the Y electrode through the path of the Y electrode of the panel capacitor Cp (6). That is, the Vs voltage higher by the voltage Vs / 2 charged to the capacitor Cst1 than the Vs / 2 power supply voltage is applied to the Y electrode.

한편, 경로(⑤)에 의해 트랜지스터(Yl)의 소스에는 -Vs/2 전압이 인가되고, 경로(⑥)에 의해 트랜지스터(Yl)의 드레인에는 Vs 전압이 인가되므로, 트랜지스터(Yl)의 소스와 드레인 사이에는 3Vs/2 전압이 걸린다. 따라서, 트랜지스터(Yl)는 3Vs/2 전압을 내압으로 가지는 트랜지스터로 사용될 수 있다. On the other hand, the voltage Vs / 2 is applied to the source of the transistor Yl through the path ⑤, and the voltage Vs is applied to the drain of the transistor Yl by the path ⑥. There is a 3Vs / 2 voltage between the drains. Therefore, the transistor Yl can be used as a transistor having a breakdown voltage of 3Vs / 2.

그리고, 트랜지스터(Yp2)의 소스 전압이 0V이고 트랜지스터(Yp2)의 드레인 전압이 Vs/2 전압이므로, Vs/2 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Yp2)로 사용할 수 있다. 또한, 트랜지스터(Yn1)의 드레인 전압이 0V이고 트랜지스터(Yn1)의 소스 전압이 -Vs/2 전압이므로, Vs/2 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Yn1)로 사용할 수 있다.Since the source voltage of the transistor Yp2 is 0V and the drain voltage of the transistor Yp2 is the Vs / 2 voltage, a transistor having a breakdown voltage of Vs / 2 can be used as the transistor Yp2. In addition, since the drain voltage of the transistor Yn1 is 0V and the source voltage of the transistor Yn1 is a -Vs / 2 voltage, a transistor having a breakdown voltage of Vs / 2 can be used as the transistor Yn1.

모드 5(M5)에서 트랜지스터(Yh)가 턴오프되고, 트랜지스터(Ypf)가 턴온되어, 도 7e에 나타낸 바와 같이 패널 커패시터(Cp)의 Y 전극, 인덕터(Lp), 다이오드 (D4), 트랜지스터(Ypf), 트랜지스터(Yp1) 및 Vs/2 전원의 경로로 공진이 발생한다(⑦). 그러면, 패널 커패시터(Cp)에 저장된 에너지가 인덕터(Lp)를 통하여 전원(0V)으로 회수되면서, Y 전극의 전압이 Vs 전압에서 0V 전압까지 감소한다. In mode 5 M5, the transistor Yh is turned off and the transistor Ypf is turned on, so that the Y electrode, the inductor Lp, the diode D4, and the transistor of the panel capacitor Cp as shown in FIG. 7E. Ypf), resonance occurs in the path of the transistor Yp1 and the Vs / 2 power source (7). Then, as the energy stored in the panel capacitor Cp is recovered to the power supply 0V through the inductor Lp, the voltage of the Y electrode decreases from the Vs voltage to the 0V voltage.

이어서, 모드6(M6)에서 트랜지스터(Ypf,Yn2)가 턴오프되고, 트랜지스터(Ynf,Yn1)가 턴온되어, 도 7f에 나타낸 바와 같이 패널 커패시터(Cp)의 Y 전극, 인덕터(Ln), 다이오드(D4), 트랜지스터(Ynf), 트랜지스터(Yn1) 및 -Vs/2 전원의 경로로 공진이 발생한다(⑧). 따라서, 패널 커패시터(Cp)의 Y 전극에 걸리는 전압은 0V 전압에서 -Vs 전압까지 감소한다. Subsequently, in the mode 6 M6, the transistors Ypf and Yn2 are turned off, and the transistors Ynf and Yn1 are turned on. As shown in FIG. 7F, the Y electrode, the inductor Ln, and the diode of the panel capacitor Cp are turned on. Resonance occurs in the path of the D4, the transistor Ynf, the transistor Yn1, and the -Vs / 2 power source (8). Therefore, the voltage across the Y electrode of the panel capacitor Cp decreases from the 0V voltage to the -Vs voltage.

한편, 트랜지스터(Yp1)이 턴오프되고, 트랜지스터(Yp2)가 턴온되어, 도 7f에 나타낸 바와 같이 경로(②)가 형성되어, 커패시터(Cst1)에는 Vs/2 전원과 전원(0V)에 인가된 전압의 차에 해당되는 Vs/2 전압이 충전된다.On the other hand, transistor Yp1 is turned off, transistor Yp2 is turned on, and a path (2) is formed as shown in FIG. 7F, and capacitor Cst1 is applied to the Vs / 2 power supply and the power supply (0V). The voltage Vs / 2 corresponding to the voltage difference is charged.

이와 같이, 유지 기간 동안 모드 1 내지 모드 6(M1～M6)가 해당 서브필드의 가중치에 해당하는 횟수만큼 반복되어 Y 전극에 Vs 전압과 -Vs 전압이 교대로 인가될 수 있다. 그리고 트랜지스터(Yh, Yl)는 Y 전극에 인가되는 전압의 3/4만큼의 전압 즉, 3Vs/2 전압을 내압으로 가지는 트랜지스터를 사용할 수 있으며 트랜지스터(Yp1, Yp2, Yn1, Yn2) 또한 Vs/2 전압을 내압으로 가지는 트랜지스터를 사용할 수 있다. As such, during the sustaining period, the modes 1 to 6 (M1 to M6) may be repeated as many times as the weights of the corresponding subfields, so that the Vs voltage and the -Vs voltage may be alternately applied to the Y electrode. The transistors Yh and Yl may use a transistor having a voltage of 3/4 of the voltage applied to the Y electrode, that is, a voltage of 3Vs / 2, and the transistors Yp1, Yp2, Yn1, and Yn2 may also use Vs / 2. A transistor having a voltage withstand voltage can be used.

이상, 도 7a 내지 도 7f를 통해 본 발명의 제3 실시 예에 따른 구동 파형을 생성하는 것을 설명하였지만, 도 5의 회로로 본 발명의 제1 및 제2 실시예에 따른 구동 파형을 생성할 수도 있다. Although generating driving waveforms according to the third exemplary embodiment of the present invention has been described above with reference to FIGS. 7A to 7F, the driving waveforms according to the first and second exemplary embodiments of the present invention may be generated using the circuit of FIG. 5. have.

구체적으로, 도 5의 회로에서 트랜지스터(Yp1)의 드레인을 3Vs/4 전압을 공급하는 전원에 연결하고, 전원(0V)대신에 Vs/2 전압을 공급하는 전원을 연결하며, 트랜지스터(Yn1)의 소스를 Vs/4 전압을 공급하는 전원에 연결한다. 이때, 트랜지스터(Yp1, Yn1)가 각각 턴오프되고, 트랜지스터(Yp2, Yn2)가 각각 턴온될 때 커패시터(Cst1, Cst2) 각각에는 Vs/4 전압이 충전되고 도 7a 내지 도 7f에 도시된 경로와 동일한 경로를 통하여 Y 전극에 Vs 전압과 0V 전압을 교대로 가지는 유지 방전 펄스를 인가할 수 있다. 이때, X 전극에 연결된 유지 방전 구동 회로(510)는 유지 방전 구동 회로(410)와 동일한 구조를 가지며 유지 방전 구동 회로(510)는 Y 전극에 Vs 전압이 인가되는 동안 X 전극에 0V 전압을 인가하고 Y 전극에 Vs 전압이 인가되는 동안 X 전극에 Vs 전압을 인가할 수 있다. Specifically, in the circuit of FIG. 5, the drain of the transistor Yp1 is connected to a power supply for supplying a 3Vs / 4 voltage, a power supply for supplying a Vs / 2 voltage instead of a power supply (0V), and a power supply of the transistor Yn1. Connect the source to a power supply supplying a Vs / 4 voltage. At this time, when the transistors Yp1 and Yn1 are turned off, and the transistors Yp2 and Yn2 are turned on, respectively, the capacitors Cst1 and Cst2 are charged with the voltage Vs / 4, and the paths shown in FIGS. The sustain discharge pulse having the Vs voltage and the 0V voltage can be applied to the Y electrode through the same path. At this time, the sustain discharge driving circuit 510 connected to the X electrode has the same structure as the sustain discharge driving circuit 410, and the sustain discharge driving circuit 510 applies a 0V voltage to the X electrode while the Vs voltage is applied to the Y electrode. The Vs voltage may be applied to the X electrode while the Vs voltage is applied to the Y electrode.

그리고 도 5의 회로에서 트랜지스터(Yp1)의 드레인을 Vs/4 전압을 공급하는 전원에 연결하고, 트랜지스터(Yn1)의 소스를 -Vs/4 전압을 공급하는 전원에 연결한다. 이때, 트랜지스터(Yp1, Yn1)가 각각 턴오프되고, 트랜지스터(Yp2, Yn2)가 각각 턴온될 때 커패시터(Cst1, Cst2) 각각에는 Vs/4 전압이 충전되고 도 7a 내지 도 7f에 도시된 경로와 동일한 경로를 통하여 Y 전극에 Vs/2 전압과 -Vs/2 전압을 교대로 가지는 유지 방전 펄스가 인가될 수도 있다. 이때, X 전극에 연결된 유지 방전 구동 회로(510)는 유지 방전 구동 회로(410)와 동일한 구조를 가지며 유지 방전 구동 회로(510)는 X 전극에 Vs/2 전압과 -Vs/2 전압을 교대로 가지는 유지 방전 펄스를 Y 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가할 수 있다. In the circuit of FIG. 5, the drain of the transistor Yp1 is connected to a power supply for supplying a Vs / 4 voltage, and the source of the transistor Yn1 is connected to a power supply for supplying a -Vs / 4 voltage. At this time, when the transistors Yp1 and Yn1 are turned off, and the transistors Yp2 and Yn2 are turned on, respectively, the capacitors Cst1 and Cst2 are charged with the voltage Vs / 4, and the paths shown in FIGS. The sustain discharge pulse may be applied to the Y electrode alternately having the voltage Vs / 2 and the voltage -Vs / 2. At this time, the sustain discharge driving circuit 510 connected to the X electrode has the same structure as the sustain discharge driving circuit 410, and the sustain discharge driving circuit 510 alternates the Vs / 2 voltage and the -Vs / 2 voltage to the X electrode. The branch may apply the sustain discharge pulse in a phase opposite to that of the sustain discharge pulse applied to the Y electrode.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권 리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이와 같이 본 발명에 의하면, 유지 방전 구동 회로에서 낮은 내압의 트랜지스터를 사용할 수 있으며, 무효 소비 전력을 저감할 수 있다.As described above, according to the present invention, a transistor with low breakdown voltage can be used in the sustain discharge driving circuit, and the reactive power consumption can be reduced.

Claims (28)

복수의 제1 전극, A plurality of first electrodes, 제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있는 제1 트랜지스터,A first transistor having a first end connected to a first power supply for supplying a first voltage, 상기 제1 트랜지스터의 제2단에 제1단이 연결되고 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제2단이 연결되어 있는 제2 트랜지스터,A second transistor having a first end connected to a second end of the first transistor and having a second end connected to a second power supply for supplying a second voltage lower than the first voltage; 상기 제2 전원과 상기 제2 트랜지스터의 제2단의 접점에 제1 단이 연결되어 있는 제3 트랜지스터,A third transistor having a first end connected to a contact point of the second power supply and a second end of the second transistor, 상기 제3 트랜지스터의 제2 단에 제1 단이 연결되고, 상기 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원에 제2 단이 연결되어 있는 제4 트랜지스터,A fourth transistor having a first end connected to a second end of the third transistor and having a second end connected to a third power supply for supplying a third voltage lower than the second voltage; 제1 단이 상기 제1 트랜지스터의 제1 단에 연결되고, 제2 단이 상기 제2 트랜지스터의 제1 단에 연결되어 있는 제1 커패시터, A first capacitor having a first end connected to a first end of the first transistor, and a second end connected to a first end of the second transistor, 제1 단이 상기 제3 트랜지스터의 제2 단에 연결되고, 제2 단이 상기 제3 전원에 연결되어 있는 제2 커패시터,A second capacitor having a first end connected to a second end of the third transistor and a second end connected to the third power source, 상기 제1 전원과 상기 제1 커패시터의 제1 단 사이에 연결되어 있으며, 상기 제2 트랜지스터의 턴온 시에 상기 제1 커패시터를 충전하기 위한 제1 충전 경로,A first charging path connected between the first power supply and a first end of the first capacitor and configured to charge the first capacitor when the second transistor is turned on; 상기 제2 커패시터의 제2 단과 상기 제3 전원 사이에 연결되어 있으며, 상기 제3 트랜지스터의 턴온 시에 상기 제2 커패시터를 충전하기 위한 제2 충전 경로,A second charging path connected between a second end of the second capacitor and the third power source and configured to charge the second capacitor when the third transistor is turned on; 상기 복수의 제1 전극과 상기 제1 커패시터의 제1 단 사이에 연결되어 있는 제5 트랜지스터,A fifth transistor connected between the plurality of first electrodes and a first end of the first capacitor, 상기 복수의 제1 전극과 상기 제2 커패시터의 제2 단 사이에 연결되어 있는 제6 트랜지스터,A sixth transistor connected between the plurality of first electrodes and a second end of the second capacitor, 제1 단이 상기 제1 트랜지스터의 제2단에 연결되고, 제2 단이 상기 복수의 제1 전극에 연결되어 있는 제7 트랜지스터,A seventh transistor having a first end connected to a second end of the first transistor, and a second end connected to the plurality of first electrodes; 제1 단이 상기 제1 트랜지스터의 제2단에 연결되고, 제2 단이 상기 복수의 제1 전극에 연결되어 있는 제8 트랜지스터,An eighth transistor having a first end connected to a second end of the first transistor, and a second end connected to the plurality of first electrodes; 제1 단이 상기 제4 트랜지스터의 제1단에 연결되고, 제2 단이 상기 복수의 제1 전극에 연결되어 있는 제9 트랜지스터,A ninth transistor having a first end connected to a first end of the fourth transistor, and a second end connected to the plurality of first electrodes; 제1 단이 상기 제4 트랜지스터의 제1단에 연결되고, 제2 단이 상기 복수의 제1 전극에 연결되어 있는 제10 트랜지스터,A tenth transistor having a first end connected to a first end of the fourth transistor, and a second end connected to the plurality of first electrodes, 상기 제9 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 상기 복수의 제1 전극의 전압을 상승시키기 위한 제1 상승 경로,A first rising path connected between a second end of the ninth transistor and the plurality of first electrodes to increase a voltage of the plurality of first electrodes, 상기 제7 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 상기 복수의 제1 전극의 전압을 상승시키기 위한 제2 상승 경로,A second rising path connected between the second terminal of the seventh transistor and the plurality of first electrodes to increase the voltage of the plurality of first electrodes, 상기 제8 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 상기 복수의 제1 전극의 전압을 하강시키기 위한 제1 하강 경로, 그리고,A first falling path connected between a second end of the eighth transistor and the plurality of first electrodes to lower voltages of the plurality of first electrodes, and 상기 제10 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 상기 복수의 제1 전극의 전압을 하강시키기 위한 제2 하강 경로를 포함하는 플라즈마 표시 장치.And a second falling path connected between the second terminal of the tenth transistor and the plurality of first electrodes to lower voltages of the plurality of first electrodes. 제1항에 있어서,The method of claim 1, 상기 제1 충전 경로는 상기 제1 전원에 애노드가 연결되고 상기 제1 커패시터의 제1 단에 캐소드가 연결되어 있는 제1 다이오드를 포함하는 플라즈마 표시 장치.The first charging path includes a first diode having an anode connected to the first power supply and a cathode connected to a first end of the first capacitor. 제2항에 있어서,The method of claim 2, 상기 제2 충전 경로는 상기 제3 전원에 캐소드가 연결되고 상기 제2 커패시터의 제2 단에 애노드가 연결되어 있는 제2 다이오드를 포함하는 플라즈마 표시 장치.The second charging path includes a second diode having a cathode connected to the third power supply and an anode connected to the second end of the second capacitor. 제3항에 있어서,The method of claim 3, 상기 제7 트랜지스터의 제2 단과 상기 제8 트랜지스터의 제2 단의 접점에 제1 단이 연결되어 있는 제1 인덕터를 포함하며,A first inductor having a first end connected to a contact point of a second end of the seventh transistor and a second end of the eighth transistor, 상기 제2 상승 경로는 상기 제7 트랜지스터의 제2 단과 상기 제1 인덕터의 제1 단 사이에 연결되어 있는 제3 다이오드를 포함하며,The second rising path includes a third diode connected between a second end of the seventh transistor and a first end of the first inductor, 상기 제1 하강 경로는 상기 제8 트랜지스터의 제2 단과 상기 제1 인덕터의 제1 단 사이에 연결되어 있는 제4 다이오드를 포함하는 플라즈마 표시 장치.The first falling path includes a fourth diode connected between a second end of the eighth transistor and a first end of the first inductor. 제4항에 있어서,The method of claim 4, wherein 상기 제9 트랜지스터의 제2 단과 상기 제10 트랜지스터의 제2 단의 접점에 제1 단이 연결되어 있는 제2 인덕터를 포함하며,A second inductor having a first end connected to a contact point of a second end of the ninth transistor and a second end of the tenth transistor, 상기 제1 상승 경로는 상기 제9 트랜지스터의 제2 단과 상기 제2 인덕터의 제1 단 사이에 연결되어 있는 제5 다이오드를 포함하며,The first rising path includes a fifth diode connected between a second end of the ninth transistor and a first end of the second inductor, 상기 제2 하강 경로는 상기 제10 트랜지스터의 제2 단과 상기 제2 인덕터의 제1 단 사이에 연결되어 있는 제6 다이오드를 포함하는 플라즈마 표시 장치.And the second falling path includes a sixth diode connected between the second end of the tenth transistor and the first end of the second inductor. 제3항에 있어서,The method of claim 3, 상기 제2 상승 경로는 상기 제7 트랜지스터의 제2 단과 상기 제1 전극 사이에 직렬로 연결되어 있는 제1 인덕터 및 제3 다이오드를 포함하며,The second rising path includes a first inductor and a third diode connected in series between a second end of the seventh transistor and the first electrode, 상기 제1 하강 경로는 상기 제8 트랜지스터의 제2 단과 상기 제1 전극 사이에 직렬로 연결되어 있는 제2 인덕터 및 제4 다이오드를 포함하는 플라즈마 표시 장치.The first falling path includes a second inductor and a fourth diode connected in series between a second end of the eighth transistor and the first electrode. 제6항에 있어서,The method of claim 6, 상기 제1 상승 경로는 상기 제9 트랜지스터의 제2 단과 상기 복수의 제1 전극 사이에 직렬로 연결되어 있는 제3 인덕터 및 제5 다이오드를 포함하며,The first rising path includes a third inductor and a fifth diode connected in series between a second end of the ninth transistor and the plurality of first electrodes, 상기 제2 하강 경로는 상기 제10 트랜지스터의 제2 단과 상기 복수의 제1 전극 사이에 직렬로 연결되어 있는 제4 인덕터 및 제6 다이오드를 포함하는 플라즈마 표시 장치.The second falling path includes a fourth inductor and a sixth diode connected in series between a second end of the tenth transistor and the plurality of first electrodes. 제3항에 있어서,The method of claim 3, 제1단이 상기 제7 트랜지스터와 상기 제8 트랜지스터의 접점과 상기 제9 트랜지스터와 상기 제10 트랜지스터의 접점에 각각 연결되고, 제2단이 상기 제1 전극에 연결되는 인덕터를 포함하는 플라즈마 표시 장치.A plasma display device including an inductor having a first end connected to a contact point of the seventh transistor and an eighth transistor, and a contact point of the ninth transistor and the tenth transistor, respectively, and a second end connected to the first electrode; . 제1항 내지 제8항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 8, 상기 제1 커패시터와 상기 제2 커패시터의 크기가 동일한 플라즈마 표시 장치.The plasma display device having the same size as the first capacitor and the second capacitor. 제1항 내지 제8항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 8, 상기 제4 트랜지스터 및 상기 제6 트랜지스터가 턴온되어 상기 제1 전극에 상기 제3 전압과 상기 제2 커패시터에 충전되어 있는 전압의 차에 해당되는 제4 전압이 인가된 상태에서,In a state in which the fourth transistor and the sixth transistor are turned on and a fourth voltage corresponding to a difference between the third voltage and the voltage charged in the second capacitor is applied to the first electrode, 상기 제6 트랜지스터가 턴오프되고, 상기 제9 트랜지스터가 턴온되어 상기 복수의 제1 전극의 전압을 제5 전압까지 증가시킨 후,After the sixth transistor is turned off and the ninth transistor is turned on to increase voltages of the plurality of first electrodes to a fifth voltage, 상기 제4 트랜지스터 및 상기 제9 트랜지스터가 턴오프되고, 상기 제1 트랜지스터 및 상기 제7 트랜지스터가 턴온되어 상기 복수의 제1 전극의 전압을 상기 제4 전압보다 높은 레벨을 가진 제6 전압까지 더 증가시키고,The fourth transistor and the ninth transistor are turned off, and the first transistor and the seventh transistor are turned on to further increase the voltages of the plurality of first electrodes to a sixth voltage having a level higher than the fourth voltage. Let's 상기 제7 트랜지스터가 턴오프되고, 상기 제5 트랜지스터가 턴온되어 상기 복수의 제1 전극에 상기 제1 전압과 상기 제1 커패시터에 충전되어 있는 전압의 합 에 해당되는 전압이 인가되는 플라즈마 표시 장치.The seventh transistor is turned off, and the fifth transistor is turned on so that a voltage corresponding to the sum of the first voltage and the voltage charged in the first capacitor is applied to the plurality of first electrodes. 제10항에 있어서,The method of claim 10, 상기 복수의 제1 전극에 상기 제4 전압이 인가되고, 상기 복수의 제1 전극의 전압이 상기 제4 전압에서 상기 제5 전압까지 증가하는 기간동안 상기 제2 트랜지스터가 턴온되어, 상기 제1 커패시터에 상기 제1 전압과 상기 제2 전압의 차에 해당하는 전압이 충전되며,The fourth voltage is applied to the plurality of first electrodes, and the second transistor is turned on during a period in which the voltages of the plurality of first electrodes increase from the fourth voltage to the fifth voltage, so that the first capacitor is turned on. Is charged with a voltage corresponding to the difference between the first voltage and the second voltage, 상기 복수의 제1 전극의 전압이 상기 제5 전압에서 상기 제6 전압까지 증가하는 기간동안 상기 제3 트랜지스터가 턴온되어, 상기 제2 커패시터에 상기 제2 전압과 상기 제3 전압의 차에 해당하는 전압이 충전되는 플라즈마 표시 장치.The third transistor is turned on during a period in which voltages of the plurality of first electrodes increase from the fifth voltage to the sixth voltage, so that the second capacitor corresponds to a difference between the second voltage and the third voltage. A plasma display device in which a voltage is charged. 제1항 내지 제8항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 8, 상기 제1 트랜지스터 및 상기 제5 트랜지스터가 턴온되어 상기 복수의 제1 전극에 상기 제1 전압과 상기 제1 커패시터에 충전되어 있는 전압의 합에 해당되는 제4 전압이 인가된 상태에서,In a state in which the first transistor and the fifth transistor are turned on and a fourth voltage corresponding to the sum of the first voltage and the voltage charged in the first capacitor is applied to the plurality of first electrodes, 상기 제5 트랜지스터가 턴오프되고, 상기 제8 트랜지스터가 턴온되어 상기 복수의 제1 전극의 전압을 상기 제4 전압보다 낮은 레벨을 가진 제5 전압까지 감소시킨 후,After the fifth transistor is turned off and the eighth transistor is turned on to reduce the voltage of the plurality of first electrodes to a fifth voltage having a level lower than the fourth voltage, 상기 제1 트랜지스터 및 상기 제8 트랜지스터가 턴오프되고, 상기 제4 트랜지스터 및 상기 제10 트랜지스터가 턴온되어 상기 복수의 제1 전극의 전압을 상기 제5 전압보다 낮은 레벨을 가진 제6 전압까지 더 감소시키고,The first transistor and the eighth transistor are turned off, and the fourth transistor and the tenth transistor are turned on to further reduce the voltages of the plurality of first electrodes to a sixth voltage having a lower level than the fifth voltage. Let's 상기 제10 트랜지스터가 턴오프되고, 상기 제6 트랜지스터가 턴온되어 상기 복수의 제1 전극에 상기 제3 전압과 상기 제2 커패시터에 충전되어 있는 전압의 차에 해당하는 전압이 인가되는 플라즈마 표시 장치.The tenth transistor is turned off, and the sixth transistor is turned on so that a voltage corresponding to a difference between the third voltage and the voltage charged in the second capacitor is applied to the plurality of first electrodes. 제12항에 있어서,The method of claim 12, 상기 복수의 제1 전극에 상기 제4 전압이 인가되고, 상기 복수의 제1 전극의 전압이 상기 제5 전압까지 감소하는 기간동안 상기 제3 트랜지스터가 턴온되어, 상기 제2 커패시터에 상기 제2 전압과 상기 제3 전압의 차에 해당하는 전압이 충전되며,The fourth voltage is applied to the plurality of first electrodes, and the third transistor is turned on during a period in which the voltages of the plurality of first electrodes are reduced to the fifth voltage, so that the second voltage is applied to the second capacitor. And a voltage corresponding to the difference between the third voltage and the third voltage is charged. 상기 복수의 제1 전극의 전압이 상기 제5 전압에서 상기 제6 전압까지 감소하는 기간동안 상기 제2 트랜지스터가 턴온되어, 상기 제1 커패시터에 상기 제1 전압과 상기 제2 전압의 차에 해당하는 전압이 충전되는 플라즈마 표시 장치.The second transistor is turned on during a period in which the voltages of the plurality of first electrodes decrease from the fifth voltage to the sixth voltage, so that the first capacitor corresponds to a difference between the first voltage and the second voltage. A plasma display device in which a voltage is charged. 제1항 내지 제8항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 8, 상기 제2 전압은 접지 전압이며, 상기 제1 전압은 양의 전압이며, 상기 제3 전압은 음의 전압인 플라즈마 표시 장치.Wherein the second voltage is a ground voltage, the first voltage is a positive voltage, and the third voltage is a negative voltage. 제1항 내지 제8항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 8, 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압은 양의 전압 레벨을 가지는 플라즈마 표시 장치.And wherein the first voltage, the second voltage, and the third voltage have positive voltage levels. 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법에 있어서,In the method of driving a plasma display device comprising a plurality of first electrodes and a plurality of second electrodes, 제1 전압을 공급하는 제1 전원과 제2 전압을 충전하고 있는 제1 커패시터를 통하여 상기 복수의 제1 전극에 제3 전압을 인가하는 단계;Applying a third voltage to the plurality of first electrodes through a first capacitor supplying a first power supply and a second voltage supplying a first voltage; 상기 제1 전원과 제1 인덕터를 포함하는 제1 공진 경로를 통해 상기 복수의 제1 전극의 전압을 증가시키는 단계;Increasing the voltage of the plurality of first electrodes through a first resonant path including the first power source and a first inductor; 상기 제1 전압보다 높은 제4 전압을 공급하는 제2 전원과 제2 인덕터를 포함하는 제2 공진 경로를 통해 상기 복수의 제1 전극의 전압을 더 증가시키는 단계;Further increasing the voltages of the plurality of first electrodes through a second resonance path including a second power supply and a second inductor supplying a fourth voltage higher than the first voltage; 상기 제2 전원과 제5 전압을 충전하고 있는 제2 커패시터를 통하여 상기 복수의 제1 전극에 제6 전압을 인가하는 단계;Applying a sixth voltage to the plurality of first electrodes through a second capacitor charging the second power source and a fifth voltage; 상기 제2 전원과 제2 인덕터를 포함하는 제3 공진 경로를 통해 상기 복수의 제1 전극의 전압을 감소시키는 단계; 및Reducing the voltages of the plurality of first electrodes through a third resonant path including the second power source and a second inductor; And 상기 제1 전원과 제1 인덕터를 포함하는 제4 공진 경로를 통해 상기 복수의 제1 전극의 전압을 더 감소시키는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.And further reducing the voltages of the plurality of first electrodes through a fourth resonant path including the first power supply and the first inductor. 제16항에 있어서,The method of claim 16, 상기 제1 공진 경로는 상기 제1 전원과 상기 제1 인덕터 사이에 연결되어 있 는 제1 트랜지스터를 더 포함하며,The first resonance path further includes a first transistor connected between the first power supply and the first inductor, 상기 제2 공진 경로는 상기 제2 전원과 상기 제2 인덕터 사이에 연결되어 있는 제2 트랜지스터를 더 포함하며,The second resonance path further includes a second transistor connected between the second power supply and the second inductor, 상기 제3 공진 경로는 상기 제2 전원과 상기 제2 인덕터 사이에 연결되어 있는 제3 트랜지스터를 더 포함하며,The third resonance path further includes a third transistor connected between the second power supply and the second inductor, 상기 제4 공진 경로는 상기 제1 전원과 상기 제1 인덕터 사이에 연결되어 있는 제4 트랜지스터를 더 포함하는 플라즈마 표시 장치의 구동 방법.And the fourth resonance path further comprises a fourth transistor connected between the first power supply and the first inductor. 제17항에 있어서,The method of claim 17, 상기 제1 공진 경로 또는 제4 공진 경로를 통하여 상기 복수의 제1 전극의 전압을 증가 또는 감소시키는 단계는, 상기 제2 전원, 제2 커패시터 및 상기 제1 전압보다 높고 상기 제4 전압보다 낮은 제7 전압을 공급하는 제3 전원을 포함하는 충전 경로를 통하여 제2 커패시터에 상기 제5 전압을 충전하는 단계를 더 포함하는 플라즈마 표시 장치의 구동 방법.Increasing or decreasing voltages of the plurality of first electrodes through the first resonance path or the fourth resonance path may include: a second power supply, a second capacitor, and a first voltage higher than the first voltage and lower than the fourth voltage; And charging the fifth capacitor to the second capacitor through a charging path including a third power supply for supplying a voltage. 제18항에 있어서,The method of claim 18, 상기 제2 공진 경로 또는 제3 공진 경로를 통하여 상기 복수의 제1 전극의 전압을 증가 또는 감소시키는 단계는, 상기 제3 전원, 제1 커패시터 및 상기 제1 전원을 포함하는 충전 경로를 통하여 제1 커패시터에 상기 제2 전압을 충전하는 단계를 더 포함하는 플라즈마 표시 장치의 구동 방법.Increasing or decreasing voltages of the plurality of first electrodes through the second resonance path or the third resonance path may include: a first through a charging path including the third power source, the first capacitor, and the first power source; And charging the capacitor with the second voltage. 제16항 내지 제19항 중 어느 한 항에 있어서,The method according to any one of claims 16 to 19, 상기 제1 인덕터와 상기 제2 인덕터는 동일한 인덕터인 플라즈마 표시 장치의 구동 방법.And the first inductor and the second inductor are the same inductor. 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 장치에 있어서,In the apparatus for driving a plasma display device comprising a plurality of first electrodes and a plurality of second electrodes, 제1 전압을 공급하는 제1 전원에 제1 단이 연결되어 있는 제1 트랜지스터,A first transistor having a first end connected to a first power supply for supplying a first voltage, 상기 제1 트랜지스터의 제2단에 제1단이 연결되고, 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제2단이 연결되어 있는 제2 트랜지스터,A second transistor having a first end connected to a second end of the first transistor and having a second end connected to a second power supply for supplying a second voltage lower than the first voltage; 상기 제2 전원과 상기 제2 트랜지스터의 제2단의 접점에 제1단이 연결되어 있는 제3 트랜지스터,A third transistor having a first end connected to a contact point of the second power supply and a second end of the second transistor, 상기 제3 트랜지스터의 제2단에 제1단이 연결되고, 상기 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원에 제2단이 연결되어 있는 제4 트랜지스터,A fourth transistor having a first end connected to a second end of the third transistor and having a second end connected to a third power supply for supplying a third voltage lower than the second voltage; 제4 전압을 충전하고 있으며, 제1단이 상기 제1 전원에 연결되고, 제2단이 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접점에 연결되어 있는 제1 커패시터,A first capacitor charged with a fourth voltage, a first end of which is connected to the first power source, and a second end of which is connected to a contact point of the first transistor and the second transistor, 제5 전압을 충전하고 있으며, 제1단이 상기 제3 트랜지스터와 상기 제4 트랜지스터의 접점에 연결되어 있고, 제2단이 상기 제3 전원에 연결되어 있는 제2 커패시터,A second capacitor charged with a fifth voltage, a first end of which is connected to a contact point of the third transistor and the fourth transistor, and a second end of which is connected to the third power source; 상기 제1 커패시터의 제1단과 상기 복수의 제1 전극 사이에 연결되어 있는 제5 트랜지스터,A fifth transistor connected between the first end of the first capacitor and the plurality of first electrodes, 상기 제2 커패시터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 있는 제6 트랜지스터,A sixth transistor connected between the second end of the second capacitor and the plurality of first electrodes, 상기 제1 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 턴온시 상기 복수의 제1 전극의 전압이 증가하도록 동작하는 제7 트랜지스터,A seventh transistor connected between the second terminal of the first transistor and the plurality of first electrodes to operate to increase voltages of the plurality of first electrodes when turned on; 상기 제1 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어 턴온시 상기 복수의 제1 전극의 전압이 감소하도록 동작하는 제8 트랜지스터,An eighth transistor connected between a second end of the first transistor and the plurality of first electrodes to operate to reduce voltages of the plurality of first electrodes when turned on; 상기 제4 트랜지스터의 제1단과 상기 복수의 제1 전극 사이에 연결되어 턴온시 상기 복수의 제1 전극의 전압이 증가하도록 동작하는 제9 트랜지스터, 그리고A ninth transistor connected between a first end of the fourth transistor and the plurality of first electrodes and operative to increase a voltage of the plurality of first electrodes when turned on; and 상기 제4 트랜지스터의 제1단과 상기 복수의 제1 전극 사이에 연결되어 턴온시 상기 복수의 제1 전극의 전압이 감소하도록 동작하는 제10 트랜지스터를 포함하고 있는 플라즈마 표시 장치의 구동 장치.And a tenth transistor connected between a first end of the fourth transistor and the plurality of first electrodes to operate to reduce voltages of the plurality of first electrodes when turned on. 제21항에 있어서,The method of claim 21, 상기 제7 트랜지스터의 제1 단과 상기 제8 트랜지스터의 제1 단의 접점에 제1 단이 연결되어 있는 인덕터를 포함하며,An inductor having a first end connected to a contact point of a first end of the seventh transistor and a first end of the eighth transistor, 상기 제7 트랜지스터의 제1 단과 상기 인덕터의 제1 단 사이에 제1 다이오드가 연결되며,A first diode is connected between the first end of the seventh transistor and the first end of the inductor, 상기 제8 트랜지스터의 제1 단과 상기 인덕터의 제1 단 사이에 제2 다이오드 가 연결되어 있는 플라즈마 표시 장치의 구동 장치.And a second diode is connected between the first end of the eighth transistor and the first end of the inductor. 제21항에 있어서,The method of claim 21, 상기 제7 트랜지스터의 제1 단과 상기 복수의 제1 전극 사이에 제1 인덕터 및 제1 다이오드가 직렬로 연결되며,A first inductor and a first diode are connected in series between a first end of the seventh transistor and the plurality of first electrodes, 상기 제8 트랜지스터의 제1 단과 상기 복수의 제1 전극 사이에 제2 인덕터 및 제2 다이오드가 직렬로 연결되어 있는 플라즈마 표시 장치의 구동 장치.And a second inductor and a second diode are connected in series between the first terminal of the eighth transistor and the plurality of first electrodes. 제21항에 있어서,The method of claim 21, 상기 제9 트랜지스터의 제1 단과 상기 제10 트랜지스터의 제1 단의 접점에 제1 단이 연결되어 있는 인덕터를 포함하며,An inductor having a first end connected to a contact point of a first end of the ninth transistor and a first end of the tenth transistor, 상기 제9 트랜지스터의 제1 단과 상기 인덕터의 제1 단 사이에 제1 다이오드가 연결되며,A first diode is connected between the first end of the ninth transistor and the first end of the inductor. 상기 제10 트랜지스터의 제1 단과 상기 인덕터의 제1 단 사이에 제2 다이오드가 연결되어 있는 플라즈마 표시 장치의 구동 장치.And a second diode connected between the first end of the tenth transistor and the first end of the inductor. 제21항에 있어서,The method of claim 21, 상기 제9 트랜지스터의 제1 단과 상기 복수의 제1 전극 사이에 제1 인덕터 및 제1 다이오드가 직렬로 연결되며,A first inductor and a first diode are connected in series between a first end of the ninth transistor and the plurality of first electrodes, 상기 제10 트랜지스터의 제1 단과 상기 복수의 제1 전극 사이에 제2 인덕터 및 제2 다이오드가 직렬로 연결되어 있는 플라즈마 표시 장치의 구동 장치.And a second inductor and a second diode are connected in series between the first terminal of the tenth transistor and the plurality of first electrodes. 제21항 내지 제25항 중 어느 한 항에 있어서,The method according to any one of claims 21 to 25, 상기 제4 트랜지스터 및 상기 제6 트랜지스터가 턴온되어 상기 제1 전극에 상기 제3 전압과 상기 제2 커패시터에 충전되어 있는 전압의 차에 해당되는 전압이 인가된 상태에서,In a state in which the fourth transistor and the sixth transistor are turned on and a voltage corresponding to a difference between the third voltage and the voltage charged in the second capacitor is applied to the first electrode, 상기 제6 트랜지스터가 턴오프되고, 상기 제9 트랜지스터가 턴온되어 상기 복수의 제1 전극의 전압을 증가시킨 후,After the sixth transistor is turned off and the ninth transistor is turned on to increase the voltage of the plurality of first electrodes, 상기 제4 트랜지스터 및 상기 제9 트랜지스터가 턴오프되고, 상기 제1 트랜지스터 및 상기 제7 트랜지스터가 턴온되어 상기 복수의 제1 전극의 전압을 더 증가시키고,The fourth transistor and the ninth transistor are turned off, the first transistor and the seventh transistor are turned on to further increase voltages of the plurality of first electrodes, 상기 제7 트랜지스터가 턴오프되고, 상기 제5 트랜지스터가 턴온되어 상기 복수의 제1 전극에 상기 제1 전압과 상기 제1 커패시터에 충전되어 있는 전압의 합에 해당되는 전압이 인가되는 플라즈마 표시 장치의 구동 장치.The seventh transistor is turned off, and the fifth transistor is turned on so that a voltage corresponding to the sum of the first voltage and the voltage charged in the first capacitor is applied to the plurality of first electrodes. drive. 제21항 내지 제25항 중 어느 한 항에 있어서,The method according to any one of claims 21 to 25, 상기 제1 트랜지스터 및 상기 제5 트랜지스터가 턴온되어 상기 복수의 제1 전극에 상기 제1 전압과 상기 제1 커패시터에 충전되어 있는 전압의 합에 해당되는 전압이 인가된 상태에서,In a state in which the first transistor and the fifth transistor are turned on and a voltage corresponding to the sum of the first voltage and the voltage charged in the first capacitor is applied to the plurality of first electrodes, 상기 제5 트랜지스터가 턴오프되고, 상기 제8 트랜지스터가 턴온되어 상기 복수의 제1 전극의 전압을 감소시킨 후,After the fifth transistor is turned off and the eighth transistor is turned on to decrease the voltage of the plurality of first electrodes, 상기 제1 트랜지스터 및 상기 제8 트랜지스터가 턴오프되고, 상기 제4 트랜지스터 및 상기 제10 트랜지스터가 턴온되어 상기 복수의 제1 전극의 전압을 더 감소시키고,The first transistor and the eighth transistor are turned off, the fourth transistor and the tenth transistor are turned on to further reduce voltages of the plurality of first electrodes, 상기 제10 트랜지스터가 턴오프되고, 상기 제6 트랜지스터가 턴온되어 상기 복수의 제1 전극에 상기 제3 전압과 상기 제2 커패시터에 충전되어 있는 전압의 차에 해당하는 전압이 인가되는 플라즈마 표시 장치의 구동 장치.The tenth transistor is turned off, and the sixth transistor is turned on so that a voltage corresponding to a difference between the third voltage and the voltage charged in the second capacitor is applied to the plurality of first electrodes. drive. 제21항에 있어서,The method of claim 21, 상기 제4 전압과 상기 제5 전압의 크기는 동일한 플라즈마 표시 장치의 구동 장치.And the fourth voltage and the fifth voltage have the same magnitude.
KR1020050115856A 2005-11-30 2005-11-30 Plasma display, and driving device and method thereof KR100670154B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050115856A KR100670154B1 (en) 2005-11-30 2005-11-30 Plasma display, and driving device and method thereof
US11/605,303 US20070120532A1 (en) 2005-11-30 2006-11-29 Driving device and method of driving plasma displays

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050115856A KR100670154B1 (en) 2005-11-30 2005-11-30 Plasma display, and driving device and method thereof

Publications (1)

Publication Number Publication Date
KR100670154B1 true KR100670154B1 (en) 2007-01-16

Family

ID=38013950

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050115856A KR100670154B1 (en) 2005-11-30 2005-11-30 Plasma display, and driving device and method thereof

Country Status (1)

Country Link
KR (1) KR100670154B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0962226A (en) * 1995-08-28 1997-03-07 Nec Corp Driving circuit of display panel
KR20040032510A (en) * 2002-10-10 2004-04-17 엘지전자 주식회사 Apparatus for driving of plasma display panel
KR20040088944A (en) * 2003-04-14 2004-10-20 엘지전자 주식회사 Apparatus for driving of plasma display panel
KR20050081012A (en) * 2004-02-12 2005-08-18 엘지전자 주식회사 Device for driving plasma display panel

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0962226A (en) * 1995-08-28 1997-03-07 Nec Corp Driving circuit of display panel
KR20040032510A (en) * 2002-10-10 2004-04-17 엘지전자 주식회사 Apparatus for driving of plasma display panel
KR20040088944A (en) * 2003-04-14 2004-10-20 엘지전자 주식회사 Apparatus for driving of plasma display panel
KR20050081012A (en) * 2004-02-12 2005-08-18 엘지전자 주식회사 Device for driving plasma display panel

Similar Documents

Publication Publication Date Title
KR100649530B1 (en) Plasma display, and driving device and method thereof
KR20080006742A (en) Plasma display, and driving device and method thereof
KR100670154B1 (en) Plasma display, and driving device and method thereof
KR100658636B1 (en) Plasma display, and driving device and method thereof
KR100684857B1 (en) Plasma display, and driving device and method thereof
KR100670153B1 (en) Plasma display, and driving device and method thereof
KR100658635B1 (en) Plasma display, and driving device and method thereof
KR100852692B1 (en) Plasma display, and driving device and method thereof
KR100918046B1 (en) Plasma display, and driving device and method thereof
KR100658634B1 (en) Plasma display, and driving device and method thereof
KR100739641B1 (en) Plasma display and driving method thereof
KR100627422B1 (en) Plasma display and driving method thereof
KR100649527B1 (en) Plasma display, and driving device and method thereof
KR100649240B1 (en) Plasma display, and driving device and method thereof
KR100786872B1 (en) Plasma display and driving method
KR100739626B1 (en) Plasma display and driving method thereof
KR20080006348A (en) Plasma display, and driving device and method thereof
KR100740112B1 (en) Plasma display, and driving device and method thereof
KR100918047B1 (en) Plasma display, and driving device and method thereof
KR20080032868A (en) Plasma display, and driving device and method thereof
KR100839387B1 (en) Plasma display and driving method thereof
KR100649193B1 (en) Plasma display device and driving method thereof
KR20080040503A (en) Plasma display, and driving device and method thereof
KR100778446B1 (en) Plasma display and driving device
KR20080040501A (en) Plasma display, and driving device and method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee