KR20080006348A - Plasma display, and driving device and method thereof - Google Patents

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Abstract

A plasma display device, and a driving device and method thereof are provided to reduce costs by using a transistor having a low breakdown voltage in a sustain discharge driving circuit. A sustain discharge driving circuit includes first to fourth transistors(Y1,Y2,Yf,Yh), first and second capacitors(Cs1,Cs2), an inductor(Ly) and a scan integrated circuit(411). The scan integrated circuit has transistors(Sch,Sc1). The scan integrated circuit has first and second input stages and an output connected to a Y-electrode of a panel capacitor(Cp). A source and drain of the transistors are connected to the Y-electrode of each panel capacitor. The inductor has a first stage connected to the first input stage of the scan integrated circuit and a second stage connected to a second stage of the second capacitor and a first stage of the first capacitor. A drain of the first transistor is connected to the first stage of the second capacitor and a voltage source. A source of the second transistor is connected to the ground. The second stage of the first capacitor is connected to the second input stage of the scan integrated circuit, and between the source of the first transistor and the drain of the second transistor. The third transistor is connected between the first stage of the inductor and the first input stage of the scan integrated circuit.

Description

플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법{PLASMA DISPLAY, AND DRIVING DEVICE AND METHOD THEREOF} Plasma display device, driving device thereof and driving method thereof {PLASMA DISPLAY, AND DRIVING DEVICE AND METHOD THEREOF}

도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다. 1 is a diagram illustrating a plasma display device according to an exemplary embodiment of the present invention.

도 2 내지 도 4는 각각 본 발명의 제1 내지 제3 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다. 2 to 4 are diagrams illustrating driving waveforms of the plasma display device according to the first to third embodiments of the present invention, respectively.

도 5는 도 4의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로(410)를 나타낸 도면이다. 5 is a diagram illustrating a sustain discharge driving circuit 410 of the scan electrode driver 400 for generating the driving waveform of FIG. 4.

도 6은 도 4의 구동 파형을 생성하기 위한 유지 방전 구동 회로(410)의 신호 타이밍을 나타낸 도면이다. FIG. 6 is a diagram illustrating signal timing of the sustain discharge driving circuit 410 for generating the driving waveform of FIG. 4.

도 7a 내지 도 7f는 각각 도 6의 신호 타이밍에 따른 도 5의 유지 방전 구동 회로(410)의 동작을 나타낸 도면이다. 7A to 7F are views illustrating the operation of the sustain discharge driving circuit 410 of FIG. 5 according to the signal timing of FIG. 6, respectively.

도 8은 도 4의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로(410')를 나타낸 또다른 도면이다.FIG. 8 is another diagram illustrating the sustain discharge driving circuit 410 ′ of the scan electrode driver 400 for generating the driving waveform of FIG. 4.

도 9는 도4의 구동 파형을 생성하기 위한 유지 방전 구동 회로(410')의 신호 타이밍을 나타낸 도면이다. 9 is a diagram showing signal timing of the sustain discharge driving circuit 410 'for generating the drive waveform of FIG.

본 발명은 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법에 관한 것이다.The present invention relates to a plasma display device, a drive device thereof and a drive method thereof.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널을 이용한 표시 장치이다. 이러한 플라즈마 표시 패널에는 그 크기에 따라 수십에서 수백 만개 이상의 방전 셀이 매트릭스 형태로 배열되어 있다. The plasma display device is a display device using a plasma display panel that displays text or an image by using plasma generated by gas discharge. In the plasma display panel, dozens to millions or more of discharge cells are arranged in a matrix form according to their size.

플라즈마 표시 장치에서는 한 필드(1TV 필드)가 각각의 가중치를 가지는 복수의 서브필드로 분할되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드의 어드레스 기간에서 어드레스 방전에 의해 발광할 방전 셀과 발광하지 않을 방전 셀이 선택되고, 유지 기간에서 선택된 발광 할 방전 셀이 해당 서브필드의 가중치에 해당하는 기간 동안 유지 방전되어 화상이 표시된다. In the plasma display device, one field (1TV field) is divided into a plurality of subfields having respective weights and driven, and the gray level is displayed by a combination of the weights of the subfields in which the display operation occurs among the plurality of subfields. In the address period of each subfield, discharge cells to emit light and discharge cells not to emit light are selected by the address discharge, and the discharge cells to emit light selected in the sustain period are sustained and discharged for a period corresponding to the weight of the subfield to display an image. do.

특히, 유지 기간에서 유지 방전을 수행하는 전극에 하이 레벨 전압과 로우 레벨 전압이 교대로 인가되므로, 하이 레벨 전압과 로우 레벨 전압을 인가하기 위한 트랜지스터는 최소한 하이 레벨 전압과 로우 레벨 전압의 차이에 해당하는 전압을 내압으로 가져야 한다. 이와 같이 높은 내압을 가지는 트랜지스터로 인해 유지 방전 구동 회로의 단가가 증가한다. In particular, since the high level voltage and the low level voltage are alternately applied to the electrodes performing sustain discharge in the sustain period, the transistor for applying the high level voltage and the low level voltage corresponds to at least the difference between the high level voltage and the low level voltage. Should have a voltage withstand voltage. As a result, the transistor having a high breakdown voltage increases the cost of the sustain discharge driving circuit.

본 발명이 이루고자 하는 기술적 과제는 유지 방전 구동 회로에서 낮은 내압 의 트랜지스터를 사용할 수 있는 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a plasma display device capable of using a low breakdown voltage transistor in a sustain discharge driving circuit, a driving device thereof, and a driving method thereof.

본 발명의 한 특징에 따른 플라즈마 표시 장치는, 복수의 제1 전극, 제1 전압을 공급하는 제1 전원(Vs/2)에 제1단이 연결되어 있는 제1 트랜지스터(Y1), 상기 제1 트랜지스터의 제2단에 제1단이 연결되고 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원(0)에 제2단이 연결되어 있는 제2 트랜지스터(Y2), 제3 전압을 충전하고 있으며 제1단이 상기 제2 트랜지스터의 제1단에 연결되어 있는 제1 커패시터(Cs1), 제4 전압을 충전하고 있으며 제1단이 상기 제1 커패시터의 제2단에 연결되어 있는 제2 커패시터(Cs2), 상기 복수의 제1 전극에 제1단이 각각 연결되어 있는 복수의 제3 트랜지스터(Sch), 상기 복수의 제1 전극에 제1단이 각각 연결되어 있는 복수의 제4 트랜지스터(Scl), 상기 복수의 제3 트랜지스터의 제2단과 상기 제2 커패시터의 제2단 사이에 연결되어 있는 제5 트랜지스터(YH), 그리고 상기 복수의 제3 트랜지스터의 제2단과 상기 제1 및 제2 커패시터의 접점 사이에 연결되어 있으며, 상기 복수의 제1 전극의 전압을 증가시키고 상기 복수의 제1 전극의 전압을 감소시키는 제1 경로를 포함한다.A plasma display device according to an aspect of the present invention includes a plurality of first electrodes, a first transistor Y1 having a first end connected to a first power supply Vs / 2 for supplying a first voltage, and the first transistor. The second transistor Y2 and the third voltage connected to the second power supply 0 for supplying the second voltage lower than the first voltage and connected to the second end of the transistor are charged. A first capacitor (Cs1) connected to a first end of the second transistor and a fourth voltage, and a first end connected to a second end of the first capacitor; Capacitor Cs2, a plurality of third transistors Sch having a first end connected to the plurality of first electrodes, respectively, and a plurality of fourth transistors having a first end connected to the plurality of first electrodes, respectively. Scl) a fifth device connected between second ends of the plurality of third transistors and second ends of the second capacitors; A transistor YH and between the second terminal of the plurality of third transistors and the contacts of the first and second capacitors, increasing the voltages of the plurality of first electrodes and increasing the voltages of the plurality of first electrodes It includes a first path to reduce the.

본 발명의 다른 특징에 따르면, 복수의 제1 전극 및 제1 입력단과 제2 입력단을 가지며 출력단이 상기 제1 전극에 연결되어 있는 주사 집적 회로를 포함하는 플라즈마 표시 장치를 구동하는 방법이 제공된다. 이 구동 방법은, 제1 전압(0V)을 공급하는 제1 전원을 통하여 상기 주사 집적 회로의 제2 입력단에 상기 제1 전압을 인가하는 단계; 상기 제1 전원과 제2 전압(Vs/4)을 충전하고 있는 제1 커패시터에 저장된 에너지를 상기 주사 집적 회로의 제1 입력단을 통하여 상기 제1 전극에 주입하여 상기 제1 전극의 전압을 증가시키는 단계; 상기 제1 전압보다 높은 제3 전압(Vs/2)을 공급하는 제2 전원과 상기 제1 커패시터에 저장된 에너지를 상기 주사 집적 회로의 제1 입력단을 통하여 상기 제1 전극에 주입하여 상기 제1 전극의 전압을 더 증가시키는 단계; 상기 제2 전원과 상기 제1 커패시터 및 제4 전압(Vs/2)을 충전하고 있는 제2 커패시터를 통하여 상기 제1 전극에 제5 전압(Vs)을 인가하는 단계; 상기 주사 집적 회로의 제1 입력단을 통해 상기 제1 전극에 저장된 에너지를 제1 커패시터 및 상기 제2 전원으로 회수하여 상기 제1 전극의 전압을 감소시키는 단계; 및 상기 주사 집적 회로의 제1 입력단을 통해 상기 제1 전극에 저장된 에너지를 상기 제1 커패시터 및 상기 제1 전원으로 회수하여 상기 제1 전극의 전압을 더 감소시키는 단계를 포함한다.According to another feature of the present invention, there is provided a method of driving a plasma display device comprising a plurality of first electrodes and a scan integrated circuit having a first input end and a second input end and whose output end is connected to the first electrode. The driving method includes applying the first voltage to a second input terminal of the scan integrated circuit through a first power supply for supplying a first voltage (0 V); Energy stored in a first capacitor charging the first power supply and the second voltage (Vs / 4) is injected into the first electrode through a first input terminal of the scan integrated circuit to increase the voltage of the first electrode. step; A second power supply for supplying a third voltage (Vs / 2) higher than the first voltage and energy stored in the first capacitor are injected into the first electrode through a first input terminal of the scan integrated circuit, thereby providing the first electrode. Further increasing the voltage of; Applying a fifth voltage (Vs) to the first electrode through the second power source, the second capacitor charging the first capacitor and the fourth voltage (Vs / 2); Reducing the voltage of the first electrode by recovering energy stored in the first electrode through a first input terminal of the scan integrated circuit to a first capacitor and the second power source; And recovering energy stored in the first electrode through the first input terminal of the scan integrated circuit to the first capacitor and the first power source to further reduce the voltage of the first electrode.

본 발명의 또 다른 특징에 따르면, 복수의 제1 전극을 포함하는 플라즈마 표시 장치의 구동 장치가 제공된다. 이 구동 장치는, 제1 및 제2 입력단을 가지며, 복수의 제1 출력단이 상기 복수의 제1 전극에 각각 연결되어 있으며, 어드레스 기간 동안 상기 제2 입력단의 전압을 상기 복수의 제1 전극 중 대응하는 제1 전극에 선택적으로 인가하는 주사 집적 회로, 상기 주사 집적 회로의 제1 입력단에 제1단이 연결된 인덕터, 상기 인덕터의 제2단에 제1단이 연결되어 있는 제1 커패시터, 상기 인덕터의 제2단에 제1단이 연결되어 있는 제2 커패시터, 상기 제1 및 제2 커패시터의 접점과 상기 인덕터의 제2단 사이 또는 상기 인덕터의 제1단과 상기 주사 집적 회로의 제1 입력단 사이에 연결되어 있는 제1 트랜지스터(Yf), 상기 제2 커패시터의 제2단과 상기 주사 집적 회로의 제1 입력단 사이에 연결되어 있는 제2 트랜지스터(YH), 그리고 상기 제1 또는 제2 커패시터의 제2단에 제1 전압과 상기 제1 전압보다 낮은 제2 전압을 선택적으로 인가하는 스위칭 수단을 포함한다.According to still another feature of the present invention, a driving apparatus of a plasma display device including a plurality of first electrodes is provided. The driving device has first and second input terminals, and a plurality of first output terminals are connected to the plurality of first electrodes, respectively, and the voltage of the second input terminal during the address period corresponds to one of the plurality of first electrodes. A scan integrated circuit selectively applied to the first electrode, an inductor having a first end connected to a first input terminal of the scan integrated circuit, a first capacitor having a first end connected to a second end of the inductor, and a A second capacitor having a first end coupled to a second end, a connection between the contacts of the first and second capacitors and a second end of the inductor or between a first end of the inductor and a first input end of the scan integrated circuit A first transistor Yf, a second transistor YH connected between a second end of the second capacitor and a first input end of the scan integrated circuit, and a second end of the first or second capacitor. First It comprises a switching means for selectively applying a voltage to the second voltage lower than said first voltage.

본 발명의 또다른 특징에 따른 플라즈마 표시 장치는, 복수의 제1 전극, 제1 전압을 공급하는 제1 전원(Vs/2)에 제1단이 연결되어 있는 제1 트랜지스터(Y1), 상기 제1 트랜지스터의 제2단에 제1단이 연결되고 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원(0)에 제2단이 연결되어 있는 제2 트랜지스터(Y2), 제3 전압을 충전하고 있으며 제1단이 상기 제2 트랜지스터의 제1단에 연결되어 있는 제1 커패시터(Cs1), 제4 전압을 충전하고 있으며 제1단이 상기 제1 커패시터의 제2단에 연결되어 있는 제2 커패시터(Cs2), 상기 복수의 제1 전극에 제1단이 각각 연결되어 있는 복수의 제3 트랜지스터(Sch), 상기 복수의 제1 전극에 제1단이 각각 연결되어 있는 복수의 제4 트랜지스터(Scl), 상기 복수의 제4 트랜지스터의 제2단과 상기 제1 커패시터의 제1단 사이에 연결되어 있는 제5 트랜지스터(YL), 그리고 상기 복수의 제4 트랜지스터의 제2단과 상기 제1 및 제2 커패시터의 접점 사이에 연결되어 있으며, 상기 복수의 제1 전극의 전압을 증가시키고 상기 복수의 제1 전극의 전압을 감소시키는 제1 경로를 포함한다.According to another aspect of the present invention, a plasma display device includes a plurality of first electrodes, a first transistor Y1 having a first end connected to a first power supply Vs / 2 for supplying a first voltage, and the first transistor. The second transistor Y2 and the third voltage connected to the second terminal of the first transistor and connected to the second power source 0 for supplying a second voltage lower than the first voltage are connected. A first capacitor Cs1 connected to a first end of the second transistor and a fourth voltage, and a first end connected to a second end of the first capacitor being charged. 2 capacitors Cs2, a plurality of third transistors Sch having a first end connected to the plurality of first electrodes, and a plurality of fourth transistors having a first end connected to the plurality of first electrodes, respectively. (Scl) is connected between the second end of the plurality of fourth transistors and the first end of the first capacitor A fifth transistor YL and a second terminal of the plurality of fourth transistors and a contact point of the first and second capacitors, increasing a voltage of the plurality of first electrodes and increasing the voltage of the plurality of first electrodes It includes a first path for reducing the voltage of.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기 에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is "connected" to another part, this includes not only "directly connected" but also "electrically connected" with another element in between. . In addition, when a part is said to "include" a certain component, which means that it may further include other components, except to exclude other components unless otherwise stated.

그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위 차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다. In addition, the expression that voltage is maintained throughout the specification indicates that even if the potential difference between two specific points changes over time, the change is within an allowable range in the design or the cause of the change is due to parasitic components that are ignored in the design practice of those skilled in the art. Include cases by. In addition, since the threshold voltage of the semiconductor device (transistor, diode, etc.) is very low compared to the discharge voltage, the threshold voltage is very low, and thus the threshold voltage is regarded as 0V and approximated.

먼저, 본 발명의 실시 예에 따른 플라즈마 표시 장치 및 그 구동 방법과 그 구동 장치에 대해서 도면을 참고로 하여 상세하게 설명한다. First, a plasma display device, a driving method thereof, and a driving device thereof according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다. 1 is a diagram illustrating a plasma display device according to an exemplary embodiment of the present invention.

도 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다. As shown in FIG. 1, a plasma display device according to an exemplary embodiment of the present invention includes a plasma display panel 100, a controller 200, an address electrode driver 300, a scan electrode driver 400, and a sustain electrode driver 500. It includes.

플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하 "A 전극"이라 함)(A1~Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1~Xn) 및 주사 전극(이하 "Y 전극"이라 함)(Y1~Yn)을 포함한다. 일반적으로 X 전극(X1~Xn)은 각 Y 전극(Y1~Yn)에 대응해서 형성되어 있으며, X 전극과 Y 전극이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1~Yn)과 X 전극(X1~Xn)은 A 전극(A1~Am)과 직교하도록 배치된다. 이때, A 전극(A1~Am)과 X 및 Y 전극(X1~Xn, Y1~Yn)의 교차부에 있는 방전 공간이 셀(12)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다. The plasma display panel 100 includes a plurality of address electrodes (hereinafter referred to as "A electrodes") A1 to Am extending in the column direction, and a plurality of sustain electrodes extending in pairs to each other in the row direction (hereinafter, "X"). Electrodes ”(X1 to Xn) and scan electrodes (hereinafter referred to as“ Y electrodes ”) (Y1 to Yn). In general, the X electrodes X1 to Xn are formed corresponding to the respective Y electrodes Y1 to Yn, and the X and Y electrodes perform a display operation for displaying an image in the sustain period. The Y electrodes Y1 to Yn and the X electrodes X1 to Xn are arranged to be orthogonal to the A electrodes A1 to Am. At this time, the discharge space at the intersection of the A electrodes A1 to Am and the X and Y electrodes X1 to Xn and Y1 to Yn forms the cell 12. The structure of the plasma display panel 100 is an example, and a panel having another structure to which the driving waveform described below may be applied may also be applied to the present invention.

제어부(200)는 외부로부터 영상 신호를 수신하여 어드레스 전극 구동 제어 신호, 유지 전극 구동 제어 신호 및 주사 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 어드레스 기간 및 유지 기간을 포함한다. The controller 200 receives an image signal from the outside and outputs an address electrode driving control signal, a sustain electrode driving control signal, and a scan electrode driving control signal. The controller 200 divides and drives one frame into a plurality of subfields, and each subfield includes an address period and a sustain period.

어드레스 전극 구동부(300)는 제어부(200)로부터 A 전극 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 A 전극에 인가한다. The address electrode driver 300 receives an A electrode driving control signal from the controller 200 and applies a display data signal for selecting a discharge cell to be displayed to each A electrode.

주사 전극 구동부(400)는 제어부(200)로부터 Y 전극 구동 제어 신호를 수신하여 Y 전극에 구동 전압을 인가한다. The scan electrode driver 400 receives a Y electrode driving control signal from the controller 200 and applies a driving voltage to the Y electrode.

유지 전극 구동부(500)는 제어부(200)로부터 X 전극 구동 제어 신호를 수신 하여 X 전극에 구동 전압을 인가한다. The sustain electrode driver 500 receives the X electrode driving control signal from the controller 200 and applies a driving voltage to the X electrode.

다음, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형에 대해서 상세하게 설명한다. 아래에서는 편의상 하나의 셀을 형성하는 Y 전극, X 전극 및 A 전극에 인가되는 구동 파형에 대해서만 설명한다. Next, a driving waveform of the plasma display device according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 2 to 4. In the following description, only the driving waveforms applied to the Y electrode, the X electrode, and the A electrode forming one cell will be described.

도 2 및 도 3은 각각 본 발명의 제1 및 제2 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다. 도 2 및 도 3에서는 유지 기간에서의 구동 파형만을 도시하였다. 2 and 3 are diagrams illustrating driving waveforms of the plasma display device according to the first and second exemplary embodiments of the present invention, respectively. 2 and 3 show only drive waveforms in the sustain period.

도 2에 나타낸 바와 같이, 유지 기간에서는 Y 전극과 X 전극에 하이 레벨 전압(Vs 전압)과 로우 레벨 전압(0V 전압)을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가한다. 이러한 유지 방전 펄스가 해당 서브필드가 표시하는 가중치에 대응하는 횟수만큼 반복적으로 Y 전극과 X 전극에 인가된다. 즉, Y 전극에 Vs 전압이 인가될 때 X 전극에 0V 전압이 인가되고, X 전극에 Vs 전압이 인가될 때 Y 전극에 0V 전압이 인가된다. 이와 같이 하면, 각 Y 전극과 각 X 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 켜질 방전 셀에서 유지 방전이 소정 횟수만큼 반복하여 일어난다. As shown in Fig. 2, in the sustain period, a sustain discharge pulse having a high level voltage (Vs voltage) and a low level voltage (0 V voltage) is applied to the Y electrode and the X electrode in an opposite phase. Such sustain discharge pulses are repeatedly applied to the Y electrode and the X electrode as many times as the number corresponding to the weight indicated by the corresponding subfield. That is, 0 V is applied to the X electrode when the Vs voltage is applied to the Y electrode, and 0 V is applied to the Y electrode when the Vs voltage is applied to the X electrode. In this way, the voltage difference between each Y electrode and each X electrode alternates between the Vs voltage and the -Vs voltage, so that the sustain discharge is repeated a predetermined number of times in the discharge cell to be turned on.

그리고 도 2와 달리 도 3에서는 유지 기간에서 Y 전극과 X 전극에 하이 레벨 전압(Vs/2 전압)과 로우 레벨 전압(-Vs/2 전압)을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가할 수도 있다. 이 경우에는 Y 전극에 Vs/2 전압이 인가될 때 X 전극에 -Vs/2 전압이 인가되고, X 전극에 Vs/2 전압이 인가될 때 Y 전극에 -Vs/2 전압이 인가된다. 이와 같이 하여도, 도 2의 유지 방전 펄스와 동일하게 X 전극과 Y 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다. Unlike FIG. 2, in FIG. 3, a sustain discharge pulse having a high level voltage (Vs / 2 voltage) and a low level voltage (−Vs / 2 voltage) is alternately applied to the Y electrode and the X electrode in a sustain period. It may be. In this case, -Vs / 2 voltage is applied to the X electrode when the Vs / 2 voltage is applied to the Y electrode, and -Vs / 2 voltage is applied to the Y electrode when the Vs / 2 voltage is applied to the X electrode. Even in this manner, similarly to the sustain discharge pulse of FIG. 2, the voltage difference between the X electrode and the Y electrode may alternately have a Vs voltage and a -Vs voltage.

한편, 본 발명의 제1 및 제2 실시예에서는 X 전극과 Y 전극에 하이 레벨 전압과 로우 레벨 전압을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가하는 경우에 대해서 설명하였지만, 이와 달리 X 전극과 Y 전극 중 어느 하나의 전극에만 유지 방전 펄스가 인가될 수도 있다. 아래에서는 이러한 실시예에 대해 도 4를 참조하여 상세하게 설명한다. Meanwhile, in the first and second embodiments of the present invention, the case where the sustain discharge pulse having the high level voltage and the low level voltage are alternately applied to the X electrode and the Y electrode in the opposite phase has been described. The sustain discharge pulse may be applied to only one of the Y electrodes. Hereinafter, this embodiment will be described in detail with reference to FIG. 4.

도 4는 본 발명의 제3 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다. 4 illustrates a driving waveform of a plasma display device according to a third exemplary embodiment of the present invention.

먼저, 도 4에 나타낸 바와 같이, 유지 기간에서 X 전극에 0V 전압이 인가된 상태에서 Y 전극에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스가 인가된다. 이와 같이 하면, 도 2의 유지 방전 펄스와 동일하게 X 전극과 Y 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다. First, as shown in FIG. 4, in the sustain period, a sustain discharge pulse having a voltage of Vs and a voltage of -Vs is applied to the Y electrode while the voltage of 0V is applied to the X electrode. In this manner, the voltage difference between the X electrode and the Y electrode may alternately have a Vs voltage and a -Vs voltage in the same manner as the sustain discharge pulse of FIG. 2.

다음으로, 도 5를 참조하여 도 2의 구동 파형을 생성하는 구동 회로에 대해서 상세하게 설명한다. Next, with reference to FIG. 5, the drive circuit which produces | generates the drive waveform of FIG. 2 is demonstrated in detail.

도 5는 도 2의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로를 나타낸 도면이다.5 is a diagram illustrating a sustain discharge driving circuit of the scan electrode driver 400 for generating the driving waveform of FIG. 2.

도 5는 도 4의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로(410)를 나타낸 도면이다. 도 5에서는 설명의 편의상 복수의 Y 전극(Y1~Yn)에 연결되어 있는 유지 방전 구동 회로(410)만을 도시하였으며, 이러한 유지 방전 구동 회로(410)는 도 1의 주사 전극 구동부(400)에 형성될 수 있다. 그 리고 유지 기간 동안 X 전극(X1~Xn)에는 0V 전압이 인가되므로, 복수의 X 전극(X1~Xn)은 접지 전압(0V)을 공급하는 접지단(0)에 연결되어 있는 것으로 도시하였다. 한편, 도 2 및 도 3의 구동 파형의 경우에는 도 5의 유지 방전 구동 회로(410)와 동일한 구조를 가지는 유지 방전 구동 회로가 복수의 X 전극에 연결될 수도 있다. 이러한 유지 방전 구동 회로(410)에서는 설명의 편의상 하나의 X 전극과 하나의 Y 전극만을 도시하였으며, X 전극과 Y 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다. 5 is a diagram illustrating a sustain discharge driving circuit 410 of the scan electrode driver 400 for generating the driving waveform of FIG. 4. In FIG. 5, only the sustain discharge driving circuit 410 connected to the plurality of Y electrodes Y1 to Yn is illustrated for convenience of description, and the sustain discharge driving circuit 410 is formed in the scan electrode driver 400 of FIG. 1. Can be. In addition, since the 0V voltage is applied to the X electrodes X1 to Xn during the sustain period, the plurality of X electrodes X1 to Xn are illustrated as being connected to the ground terminal 0 for supplying the ground voltage 0V. Meanwhile, in the driving waveforms of FIGS. 2 and 3, the sustain discharge driving circuit having the same structure as the sustain discharge driving circuit 410 of FIG. 5 may be connected to the plurality of X electrodes. In the sustain discharge driving circuit 410, only one X electrode and one Y electrode are illustrated for convenience of description, and a capacitive component formed by the X electrode and the Y electrode is illustrated as a panel capacitor Cp.

도 5는 도 4의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로(410)를 나타낸 도면이다. 5 is a diagram illustrating a sustain discharge driving circuit 410 of the scan electrode driver 400 for generating the driving waveform of FIG. 4.

도 5에 나타낸 바와 같이, 유지 방전 구동 회로(410)는 트랜지스터(Y1, Y2, Yf, YH), 커패시터(Cs1, Cs2), 인덕터(Ly) 및 주사 집적 회로(Scan integrated circuit, 이하 "주사 IC"라 함)(411)를 포함한다. 이때, 주사 IC(411)는 트랜지스터(Sch, Scl)를 포함한다. 도 5에서는 트랜지스터(Y1, Y2, Yf, YH, Sch, Scl)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터(Y1, Y2, Yf, YH, Sch, Scl)에는 소스에서 드레인 방향으로 바디 다이오드가 형성될 수 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(Y1, Y2, Yf, YH, Sch, Scl)로 사용될 수도 있다. 또한 도 5에서는 트랜지스터(Y1, Y2, Yf, YH, Sch, Scl)를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터(Y1, Y2, Yf, YH, Sch, Scl)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수 있다.As shown in FIG. 5, the sustain discharge driving circuit 410 includes transistors Y1, Y2, Yf, YH, capacitors Cs1, Cs2, inductor Ly and a scan integrated circuit. 411). At this time, the scanning IC 411 includes transistors Sch and Scl. In FIG. 5, transistors Y1, Y2, Yf, YH, Sch, and Scl are shown as n-channel field effect transistors, in particular, n-channel metal oxide semiconductor (NMOS) transistors. These transistors (Y1, Y2, Yf, YH, Sch and Scl) may be a body diode formed from a source to a drain direction. And other transistors having similar functions in place of the NMOS transistors may be used as these transistors Y1, Y2, Yf, YH, Sch, Scl. In FIG. 5, the transistors Y1, Y2, Yf, YH, Sch, and Scl are shown as one transistor, but the transistors Y1, Y2, Yf, YH, Sch, and Scl are each a plurality of transistors connected in parallel. Can be formed.

도 5를 보면, 주사 IC(411)는 제1 입력단과 제2 입력단을 가지며, 출력단이 패널 커패시터(Cp)의 Y 전극에 연결되어 있다. 이러한 주사 IC(411)는 어드레스 기간에서 켜질 셀을 선택하기 위해서 제1 입력단의 전압과 제2 입력단의 전압을 대응하는 Y 전극에 선택적으로 인가한다. 도 5에서는 주사 IC(411)에 하나의 Y 전극이 연결되어 있는 것으로 도시하였지만, 주사 IC(411)가 복수의 출력단을 가질 수 있다. 즉, 주사 IC(411)의 복수의 출력단에 복수의 Y 전극(Y1~Yk)이 연결될 수도 있다. 이때, 주사 IC(411)의 출력단의 개수가 Y 전극(Y1-Yn)의 개수보다 적은 경우에는 복수의 주사 IC(411)가 사용될 수 있다. 트랜지스터(Sch)의 소스와 트랜지스터(Scl)의 드레인은 각각 패널 커패시터(Cp)의 Y 전극에 연결되어 있다. 주사 IC(411)의 제1 입력단에 제1단이 연결되어 있는 인덕터(Ly)의 제2단이 커패시터(Cs2)의 제2단 및 커패시터(Cs1)의 제1단에 연결되어 있다. 트랜지스터(Y1)의 드레인은 커패시터(Cs2)의 제1단 및 Vs/2 전압을 공급하는 전원(Vs/2)에 연결되어 있으며, 트랜지스터(Y1)의 소스에 드레인이 연결되어 있는 트랜지스터(Y2)의 소스는 0V 전압을 공급하는 접지 전원(0V)에 연결되어 있다. Referring to FIG. 5, the scan IC 411 has a first input terminal and a second input terminal, and an output terminal is connected to the Y electrode of the panel capacitor Cp. The scan IC 411 selectively applies the voltage at the first input terminal and the voltage at the second input terminal to the corresponding Y electrodes in order to select a cell to be turned on in the address period. Although one Y electrode is connected to the scan IC 411 in FIG. 5, the scan IC 411 may have a plurality of output terminals. That is, the plurality of Y electrodes Y1 to Yk may be connected to the plurality of output terminals of the scan IC 411. In this case, when the number of output terminals of the scanning IC 411 is smaller than the number of the Y electrodes Y1 to Yn, the plurality of scanning ICs 411 may be used. The source of the transistor Sch and the drain of the transistor Scl are respectively connected to the Y electrode of the panel capacitor Cp. A second end of the inductor Ly having a first end connected to the first input end of the scanning IC 411 is connected to a second end of the capacitor Cs2 and a first end of the capacitor Cs1. A drain of the transistor Y1 is connected to the first terminal of the capacitor Cs2 and a power supply Vs / 2 supplying a voltage of Vs / 2, and a transistor Y2 having a drain connected to a source of the transistor Y1. The source of is connected to a ground power supply (0V) that supplies a voltage of 0V.

또한 커패시터(Cs1)의 제2단은 주사 IC(411)의 제2 입력단에 연결되며, 또한 트랜지스터(Y1)의 소스와 트랜지스터(Y2)의 드레인 사이에 연결되어 있다. 그리고 다이오드(D1)의 애노드는 전원(Vs/2)과 트랜지스터(Y1)의 드레인 사이에 연결되고, 다이오드(D1)의 캐소드는 커패시터(Cs2)의 제1단에 연결된다. 이때, 트랜지스터(Y1, Y2)는 커패시터(Cs2)의 제1단 또는 커패시터(Cs1)의 제2단에 Vs 전압 또는 0V 전압을 선택적으로 인가하는 스위칭 수단으로 동작한다. Also, the second end of the capacitor Cs1 is connected to the second input end of the scanning IC 411, and is also connected between the source of the transistor Y1 and the drain of the transistor Y2. The anode of the diode D1 is connected between the power supply Vs / 2 and the drain of the transistor Y1, and the cathode of the diode D1 is connected to the first end of the capacitor Cs2. At this time, the transistors Y1 and Y2 operate as switching means for selectively applying a Vs voltage or a 0V voltage to the first end of the capacitor Cs2 or the second end of the capacitor Cs1.

또한 인덕터(Ly)의 제1단과 주사 IC(411)의 제1 입력단 사이에 트랜지스터(Yf)가 연결되어 있으며, 커패시터(Cs2)의 제1단과 주사 IC(411)의 제1 입력단 사이에 트랜지스터(YH)가 연결되어 있다. 여기서, 트랜지스터(Yf)가 커패시터(Cs1, Cs2)와 인덕터(Ly) 사이에 연결될 수도 있다. In addition, a transistor Yf is connected between the first terminal of the inductor Ly and the first input terminal of the scanning IC 411, and the transistor (Yf) is connected between the first terminal of the capacitor Cs2 and the first input terminal of the scanning IC 411. YH) is connected. Here, the transistor Yf may be connected between the capacitors Cs1 and Cs2 and the inductor Ly.

이어서, 도 5의 유지 방전 구동 회로(410)의 동작에 대해서 도 6, 도 7a 내지 도 7h를 참조하여 상세하게 설명한다.Next, the operation of the sustain discharge driving circuit 410 of FIG. 5 will be described in detail with reference to FIGS. 6 and 7A to 7H.

도 6는 도 4의 구동 파형을 생성하기 위한 유지 방전 구동 회로(410)의 신호 타이밍을 나타낸 도면이며, 도 7a 내지 도 7h는 각각 도 6의 신호 타이밍에 따른 유지 방전 구동 회로(410)의 동작을 나타낸 도면이다. 모드 1(M1)이 시작되기 전에 트랜지스터(Y2)를 턴온하여 두 커패시터(Cs1, Cs2)를 각각 Vs/4 전압으로 충전하는 충전 경로를 형성하며, 이 충전 경로에 의해 커패시터(Cs1, Cs2)는 각각 Vs/4 전압으로 충전되어 있는 것으로 가정한다. FIG. 6 is a diagram illustrating signal timing of the sustain discharge driving circuit 410 for generating the driving waveform of FIG. 4, and FIGS. 7A to 7H show operations of the sustain discharge driving circuit 410 according to the signal timing of FIG. 6, respectively. It is a diagram showing. Before mode 1 (M1) starts, transistor Y2 is turned on to form a charge path that charges two capacitors Cs1 and Cs2 to a voltage of Vs / 4, respectively, whereby capacitors Cs1 and Cs2 Assume that each is charged to Vs / 4 voltage.

도 6 및 도 7a를 보면, 모드 1(M1)에서 트랜지스터(Y2)가 턴온된 상태에서 트랜지스터(Scl)가 턴온되어, 도 7a 에 나타낸 바와 같이 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Scl), 트랜지스터(Y2) 및 접지 전원(0V)의 경로를 통하여 Y 전극에 0V 전원이 인가된다(①).6 and 7A, in the mode 1 M1, the transistor Scl is turned on while the transistor Y2 is turned on. As shown in FIG. 7A, the Y electrode and the transistor Scl of the panel capacitor Cp are turned on. 0V power is applied to the Y electrode through the path of the transistor Y2 and the ground power source 0V (1).

이때, 트랜지스터(Y1)의 드레인은 전원(Vs/2)과 연결되어 있고 트랜지스터(Y1)의 소스 전압은 0V 전압이 되므로, 트랜지스터(Y1)의 양단 전압 차는 Vs/2 전압이 된다. 따라서, 트랜지스터(Y1)은 Vs/2 전압을 내압으로 가지는 트랜지스터를 사용할 수 있다.At this time, since the drain of the transistor Y1 is connected to the power supply Vs / 2 and the source voltage of the transistor Y1 becomes the 0V voltage, the voltage difference across the transistor Y1 becomes the Vs / 2 voltage. Therefore, the transistor Y1 can use a transistor having a Vs / 2 voltage withstand voltage.

또한, 트랜지스터(YH)의 드레인은 전원(Vs/2)과 연결되어 있고 트랜지스터(Sch)의 소스 전압은 0V 전압이 되므로, 트랜지스터(YH, Sch)의 양단 전압 차는 Vs/2 전압이 된다. 따라서, 트랜지스터(Sch)는 Vs/4 전압을 내압으로 가지는 트랜지스터를 사용할 수 있다.In addition, since the drain of the transistor YH is connected to the power supply Vs / 2, and the source voltage of the transistor Sch becomes the 0V voltage, the voltage difference between the transistors YH and Sch becomes the Vs / 2 voltage. Therefore, the transistor Sch can use a transistor having a voltage resistance of Vs / 4.

이어서, 모드 2(M2)에서 트랜지스터(Scl)이 턴오프되고, 트랜지스터(Sch,Yf)가 턴온되어, 도 7b 에 나타낸 바와 같이 접지 전원(0V), 트랜지스터(Y2), 커패시터(Cs1), 인덕터(Ly), 트랜지스터(Yf), 트랜지스터(Sch) 및 패널 커패시터(Cp)의 Y 전극의 경로로 공진이 발생한다(②). 그러면, 커패시터(Cs1)에 충전된 에너지가 인덕터(L)를 통하여 Y 전극에 주입되어 Y 전극의 전압이 0V 전압에서 Vs/2 전압까지 증가한다.Subsequently, in mode 2 (M2), transistor Scl is turned off, transistors Sch and Yf are turned on, and as shown in FIG. 7B, the ground power supply (0V), transistor (Y2), capacitor (Cs1), and inductor. Resonance occurs in the path of the Y electrode of the transistor Ly, the transistor Yf, the transistor Sch, and the panel capacitor Cp (2). Then, the energy charged in the capacitor Cs1 is injected into the Y electrode through the inductor L so that the voltage of the Y electrode increases from the 0V voltage to the Vs / 2 voltage.

이때, 트랜지스터(YH)의 드레인에는 Vs/2 전압이 인가되어 있고, 트랜지스터(YH)의 소스에는 모드 2(M2)의 초기시에 0V 가 인가되므로, 트랜지스터(YH)는 Vs/2 전압을 내압으로 가지는 트랜지스터를 사용할 수 있다.At this time, since the voltage Vs / 2 is applied to the drain of the transistor YH, and 0V is applied to the source of the transistor YH at the beginning of the mode 2 M2, the transistor YH withstands the voltage Vs / 2. The transistor can be used.

이어서, 모드 3(M3)에서 트랜지스터(Y1)가 턴온되고 트랜지스터(Y2)가 턴오프되어, 도 7c에 도시된 바와 같이, 전원(Vs/2), 트랜지스터(Y1), 커패시터(Cs1), 인덕터(Ly), 트랜지스터(Yf), 트랜지스터(Sch) 및 패널 커패시터(Cp)의 Y 전극의 경로로 공진이 발생한다(③). 그러면, 커패시터(Cs1)에 충전된 에너지가 인덕터(L)를 통하여 Y 전극에 주입되어 Y 전극의 전압이 Vs/2 전압에서 Vs 전압까지 증가한다. Subsequently, in the mode 3 M3, the transistor Y1 is turned on and the transistor Y2 is turned off. As shown in FIG. 7C, the power supply Vs / 2, the transistor Y1, the capacitor Cs1, and the inductor are turned off. Resonance occurs in the paths of the Y electrodes of the transistor Ly, transistor Yf, transistor Sch, and panel capacitor Cp (3). Then, the energy charged in the capacitor Cs1 is injected into the Y electrode through the inductor L so that the voltage of the Y electrode increases from the voltage Vs / 2 to the voltage Vs.

다음, 모드 4(M4)에서 트랜지스터(YH)가 턴온되고 트랜지스터(Yf)가 턴오프 되어, 도 7d에 도시된 바와 같이, 전원(Vs/2), 트랜지스터(Y1), 커패시터(Cs1), 커패시터(Cs2), 트랜지스터(YH), 트랜지스터(Sch) 및 패널 커패시터(Cp)의 Y 전극의 경로가 형성되어(④), Y 전극에 Vs 전압이 인가되도록 한다. 이때, 트랜지스터(Y2)의 드레인 전압이 Vs/2 전압이 되므로, 트랜지스터(Y2)의 드레인-소스 전압 차는 Vs/2 전압이 된다. 그리고 트랜지스터(Scl)의 소스 전압은 Vs/2 전압이 되고 트랜지스터(Scl)의 드레인 전압은 Vs 전압이 되므로, 트랜지스터(Sch)의 드레인-소스 전압 차 또한 Vs/2 전압이 된다. 따라서, 트랜지스터(Y2, Scl)는 Vs/2 전압을 내압으로 가지는 트랜지스터를 사용할 수 있다. Next, in the mode 4 M4, the transistor YH is turned on and the transistor Yf is turned off. As shown in FIG. 7D, the power supply Vs / 2, the transistor Y1, the capacitor Cs1, and the capacitor are turned on. The paths of the Y electrodes of the Cs2, the transistor YH, the transistor Sch and the panel capacitor Cp are formed (4) so that the Vs voltage is applied to the Y electrode. At this time, since the drain voltage of the transistor Y2 becomes the Vs / 2 voltage, the drain-source voltage difference of the transistor Y2 becomes the Vs / 2 voltage. Since the source voltage of the transistor Scl becomes the Vs / 2 voltage and the drain voltage of the transistor Scl becomes the Vs voltage, the drain-source voltage difference of the transistor Sch also becomes the Vs / 2 voltage. Therefore, the transistors Y2 and Scl can use a transistor having a breakdown voltage of Vs / 2.

또한, 트랜지스터(Yf)의 드레인 전압은 Vs 전압이 되고, 트랜지스터(Yf)의 소스 전압은 3Vs/4 전압이 되므로, 트랜지스터(Yf)의 드레인-소스 전압 차는 Vs/4 전압이 된다. 따라서, 트랜지스터(Yf)는 Vs/4 전압을 내압으로 가지는 트랜지스터를 사용할 수 있다.In addition, since the drain voltage of the transistor Yf becomes the Vs voltage and the source voltage of the transistor Yf becomes the 3Vs / 4 voltage, the drain-source voltage difference of the transistor Yf becomes the Vs / 4 voltage. Therefore, the transistor Yf can use a transistor having a voltage resistance of Vs / 4.

모드 5(M5)에서 트랜지스터(Yf)가 턴온되고 트랜지스터(YH)가 턴오프되어, 도 7e에 도시된 바와 같이, 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Scl), 트랜지스터(Yf), 인덕터(Ly), 커패시터(Cs1), 트랜지스터(Y1) 및 전원(Vs/2)의 경로로 공진이 발생한다(⑤). 그러면, 패널 커패시터(Cp)에 저장된 에너지가 인덕터(Ly)를 통하여 전원(Vs/2)으로 회수되면서, Y 전극의 전압이 Vs 전압에서 Vs/2 전압까지 감소한다.In mode 5 (M5), transistor Yf is turned on and transistor YH is turned off, so that the Y electrode, transistor Scl, transistor Yf, inductor of panel capacitor Cp, as shown in FIG. 7E. Resonance occurs in the path of Ly, the capacitor Cs1, the transistor Y1, and the power supply Vs / 2 (5). Then, while the energy stored in the panel capacitor Cp is recovered to the power supply Vs / 2 through the inductor Ly, the voltage of the Y electrode decreases from the voltage Vs to the voltage Vs / 2.

모드 6(M6)에서 트랜지스터(Y2)가 턴온되고 트랜지스터(Y1)가 턴오프되어, 도 7f에 도시된 바와 같이, 패널 커패시터(Cp)의 Y 전극, 트랜지스터(Sch), 트랜지 스터(Yf), 인덕터(Ly), 커패시터(Cs1), 트랜지스터(Y2) 및 접지 전원(0V)의 경로로 공진이 발생한다(⑥). 그러면, 패널 커패시터(Cp)에 저장된 에너지가 인덕터(L)를 통하여 접지 전원(0V)으로 회수되면서, Y 전극의 전압이 Vs/2 전압에서 0V 전압까지 감소한다. In mode 6 (M6), transistor Y2 is turned on and transistor Y1 is turned off, as shown in FIG. 7F, the Y electrode, transistor Sch, and transistor Yf of panel capacitor Cp. The resonance occurs in the path of the inductor Ly, the capacitor Cs1, the transistor Y2, and the ground power supply 0V (6). Then, as the energy stored in the panel capacitor Cp is recovered to the ground power supply 0V through the inductor L, the voltage of the Y electrode decreases from the voltage Vs / 2 to the voltage 0V.

이와 같이, 본 발명의 실시 예에 따르면, 트랜지스터(Y1, Y2, YH, Scl)는 유지 방전 펄스의 하이 레벨 전압(Vs)과 로우 레벨 전압(0V)의 차에 해당하는 전압의 1/2에 해당하는 Vs/2 전압을 내압으로 가지는 트랜지스터를 사용할 수 있으며, 트랜지스터(Yf, Sch)는 유지 방전 펄스의 하이 레벨 전압(Vs)과 로우 레벨 전압(0V)의 차에 해당하는 전압의 1/4 즉, Vs/4 전압을 내압으로 가지는 트랜지스터를 사용할 수 있다. 그리고 유지 기간 동안 모드 1 내지 모드 6(M1∼M6)이 해당 서브필드의 가중치에 해당하는 횟수만큼 반복되어 Y 전극에 Vs 전압과 0V 전압이 교대로 인가될 수 있다.As described above, according to the exemplary embodiment of the present invention, the transistors Y1, Y2, YH, and Scl are equal to 1/2 of the voltage corresponding to the difference between the high level voltage Vs and the low level voltage 0V of the sustain discharge pulse. Transistors having a corresponding Vs / 2 voltage may be used, and transistors Yf and Sch are 1/4 of the voltage corresponding to the difference between the high level voltage Vs and the low level voltage 0V of the sustain discharge pulse. That is, a transistor having a breakdown voltage of Vs / 4 can be used. In the sustain period, the modes 1 to 6 (M1 to M6) may be repeated as many times as the weight of the corresponding subfield, so that the Vs voltage and the 0V voltage may be alternately applied to the Y electrode.

이상, 도 7a 내지 도 7f를 통해 본 발명의 제1 실시 예에 따른 구동 파형을 생성하는 것을 설명하였지만, 도 5의 유지 방전 구동 회로(410)를 통해 본 발명의 제2 및 제3 실시 예에 따른 구동 파형 또한 생성할 수 있다. Although generating driving waveforms according to the first embodiment of the present invention has been described above with reference to FIGS. 7A to 7F, the second and third embodiments of the present invention are described through the sustain discharge driving circuit 410 of FIG. 5. A corresponding drive waveform can also be generated.

구체적으로, 도 5의 유지 방전 구동 회로(410)에서 트랜지스터(Y1)의 드레인을 0V 전압을 공급하는 접지 전원(0V)에 연결하고 트랜지스터(Y2)의 소스를 -Vs/2 전압을 공급하는 전원(-Vs/2)에 연결하면, 도 7a 내지 도 7h에 도시된 경로와 동일한 경로를 통하여 Y 전극에 Vs/2 전압과 -Vs/2 전압을 교대로 가지는 도 3과 같은 유지 방전 펄스를 인가할 수 있다.Specifically, in the sustain discharge driving circuit 410 of FIG. 5, the drain of the transistor Y1 is connected to the ground power supply 0V supplying the 0V voltage, and the source of the transistor Y2 supplies the voltage -Vs / 2. When connected to (-Vs / 2), a sustain discharge pulse as shown in FIG. 3 having alternating voltages of Vs / 2 and -Vs / 2 is applied to the Y electrode through the same path as shown in FIGS. 7A to 7H. can do.

그리고, 도 5의 유지 방전 구동 회로(410)에서 트랜지스터(Y1)의 드레인을 0V 전압을 공급하는 접지 전원(0V)에 연결하고 트랜지스터(Y2)의 소스를 -Vs 전압을 공급하는 전원(-Vs)에 연결하면, 도 7a 내지 도 7h에 도시된 경로와 동일한 경로를 통하여 Y 전극에 Vs 전압과 -Vs 전압을 교대로 가지는 도 4와 같은 유지 방전 펄스를 인가할 수 있다. 이때, X 전극에는 0V 전압이 인가된다.In the sustain discharge driving circuit 410 of FIG. 5, the drain of the transistor Y1 is connected to the ground power supply 0V supplying the 0V voltage, and the power supply (-Vs) supplying the source of the transistor Y2 to the voltage -Vs. ), A sustain discharge pulse as shown in FIG. 4 having alternating Vs and -Vs voltages may be applied to the Y electrode through the same path as shown in FIGS. 7A to 7H. At this time, a 0V voltage is applied to the X electrode.

한편, 도 8은 도 4의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로(410')를 나타낸 또다른 도면이다. 8 is another diagram illustrating the sustain discharge driving circuit 410 ′ of the scan electrode driver 400 for generating the driving waveform of FIG. 4.

도 8에 나타낸 유지 방전 구동 회로(410')는 도 5와 비교할 때, 트랜지스터(YH,Yf) 대신에 트랜지스터(YL,Yr)을 사용하고, 주사 IC(411')의 제1 입력단에 Vs/2 전원이 연결된 점을 제외하면 도 5와 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.The sustain discharge driving circuit 410 'shown in FIG. 8 uses transistors YL and Yr instead of transistors YH and Yf, and Vs / at the first input terminal of the scanning IC 411' as compared with FIG. 2 is the same as FIG. 5 except that the power supply is connected, so a detailed description thereof will be omitted.

또한, 도 9는 도4의 구동 파형을 생성하기 위한 유지 방전 구동 회로(410')의 신호 타이밍을 나타낸 도면이다. 도 9에 나타낸 유지 방전 구동 회로(410')의 신호 타이밍에 따라서 도 7a 내지 도 7f 와 같은 방법으로 구동을 하게되면 도 4와 같은 구동 파형을 얻을 수 있으므로, 이에 대한 상세한 설명 역시 생략하기로 한다.9 is a diagram showing signal timing of the sustain discharge driving circuit 410 'for generating the drive waveform of FIG. According to the signal timing of the sustain discharge driving circuit 410 ′ shown in FIG. 9, the driving waveform shown in FIG. 4 can be obtained by driving in the same manner as in FIGS. 7A to 7F, and thus a detailed description thereof will be omitted. .

또한 본 발명의 실시예에 있어서, 전류 경로에 포함되는 트랜지스터는 모두 턴온 시키는 것으로 설명하였으나, 트랜지스터가 포함하는 바디 다이오드를 통하여 전류 경로가 형성되는 경우, 해당되는 트랜지스터를 턴오프 할 수도 있다.In addition, in the embodiment of the present invention, all transistors included in the current path have been described as being turned on. However, when the current path is formed through the body diode included in the transistor, the corresponding transistor may be turned off.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권 리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이와 같이 본 발명에 의하면, 유지 방전 구동 회로에서 낮은 내압을 가지는 트랜지스터를 사용할 수 있으므로, 회로 가격을 절감시킬 수 있다.As described above, according to the present invention, since the transistor having a low breakdown voltage can be used in the sustain discharge driving circuit, the circuit cost can be reduced.

Claims (27)

복수의 제1 전극,A plurality of first electrodes, 제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있는 제1 트랜지스터,A first transistor having a first end connected to a first power supply for supplying a first voltage, 상기 제1 트랜지스터의 제2단에 제1단이 연결되고 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제2단이 연결되어 있는 제2 트랜지스터,A second transistor having a first end connected to a second end of the first transistor and having a second end connected to a second power supply for supplying a second voltage lower than the first voltage; 제3 전압을 충전하고 있으며 제1단이 상기 제2 트랜지스터의 제1단에 연결되어 있는 제1 커패시터,A first capacitor charged with a third voltage and having a first end connected to the first end of the second transistor, 제4 전압을 충전하고 있으며 제1단이 상기 제1 커패시터의 제2단에 연결되어 있는 제2 커패시터,A second capacitor charged with a fourth voltage and having a first end connected to a second end of the first capacitor, 상기 복수의 제1 전극에 제1단이 각각 연결되어 있는 복수의 제3 트랜지스터,A plurality of third transistors each having a first end connected to the plurality of first electrodes, 상기 복수의 제1 전극에 제1단이 각각 연결되어 있는 복수의 제4 트랜지스터,A plurality of fourth transistors each having a first end connected to the plurality of first electrodes, 상기 복수의 제3 트랜지스터의 제2단과 상기 제2 커패시터의 제2단 사이에 연결되어 있는 제5 트랜지스터, 그리고A fifth transistor connected between a second end of the plurality of third transistors and a second end of the second capacitor, and 상기 복수의 제3 트랜지스터의 제2단과 상기 제1 및 제2 커패시터의 접점 사이에 연결되어 있으며, 상기 복수의 제1 전극의 전압을 증가시키고 상기 복수의 제1 전극의 전압을 감소시키는 제1 경로A first path connected between a second end of the plurality of third transistors and a contact point of the first and second capacitors, the first path increasing a voltage of the plurality of first electrodes and decreasing a voltage of the plurality of first electrodes 를 포함하는 플라즈마 표시 장치.Plasma display device comprising a. 제1항에 있어서,The method of claim 1, 상기 제2 트랜지스터의 턴온 시에 상기 제1 및 제2 커패시터에 각각 상기 제3 및 제4 전압을 충전하는 플라즈마 표시 장치.And the third and fourth voltages are charged in the first and second capacitors, respectively, when the second transistor is turned on. 제2항에 있어서,The method of claim 2, 상기 제3 및 제4 전압의 합은 상기 제1 전압과 상기 제2 전압의 차이에 해당되는 전압인 플라즈마 표시 장치.The sum of the third and fourth voltages is a voltage corresponding to a difference between the first voltage and the second voltage. 제3항에 있어서,The method of claim 3, 상기 제1 커패시터와 상기 제2 커패시터의 크기가 동일한 플라즈마 표시 장치.The plasma display device having the same size as the first capacitor and the second capacitor. 제2항에 있어서,The method of claim 2, 상기 제1 및 제2 커패시터의 접점에 제1단이 연결되어 있는 인덕터를 더 포함하며,Further comprising: an inductor having a first end connected to the contacts of the first and second capacitors, 상기 제1 경로는,The first path is, 상기 인덕터의 제2단과 상기 복수의 제3 트랜지스터의 제2단 사이에 연결되어 있는 제6 트랜지스터를 포함하는 플라즈마 표시 장치.And a sixth transistor connected between the second end of the inductor and the second end of the plurality of third transistors. 제2항에 있어서,The method of claim 2, 상기 제1 및 제2 커패시터의 접점에 제1단이 연결되어 있는 인덕터를 더 포함하며,Further comprising: an inductor having a first end connected to the contacts of the first and second capacitors, 상기 제1 경로는,The first path is, 상기 제1 및 제2 커패시터의 접점과 상기 인덕터의 제1단 사이에 연결되어 있는 제6 트랜지스터를 포함하는 플라즈마 표시 장치.And a sixth transistor connected between the contacts of the first and second capacitors and the first end of the inductor. 제5항 또는 제6항에 있어서,The method according to claim 5 or 6, 제1 기간 동안 상기 제2 및 제4 트랜지스터를 턴온 상태로 설정하고, 제2 기간 동안 상기 제2, 제3 및 제6 트랜지스터를 턴온 상태로 설정하며, 제3 기간 동안 상기 제1, 제3 및 제6 트랜지스터를 턴온 상태로 설정하고, 제4 기간 동안 제1, 제3 및 제5 트랜지스터를 턴온 상태로 설정하며, 제5 기간 동안 제1, 제3 및 제6 트랜지스터를 턴온 상태로 설정하고, 제6 기간 동안 제2, 제3 및 제6 트랜지스터를 턴온 상태로 설정하는 제어부The second and fourth transistors are turned on during a first period, the second, third and sixth transistors are turned on during a second period, and the first, third, and third transistors are turned on during a third period. Setting the sixth transistor to a turn on state, setting the first, third and fifth transistors to a turn on state for a fourth period, setting the first, third and sixth transistors to a turn on state for a fifth period of time, A controller configured to turn on the second, third, and sixth transistors during a sixth period 를 더 포함하는 플라즈마 표시 장치.Plasma display device further comprising. 제7항에 있어서,The method of claim 7, wherein 상기 제1 전압은 양의 전압이고 상기 제2 전압은 접지 전압인 플라즈마 표시 장치.Wherein the first voltage is a positive voltage and the second voltage is a ground voltage. 제7항에 있어서,The method of claim 7, wherein 상기 제1 전압은 양의 전압이고 상기 제2 전압은 접지 전압인 플라즈마 표시 장치.Wherein the first voltage is a positive voltage and the second voltage is a ground voltage. 제7항에 있어서,The method of claim 7, wherein 상기 제1 전압은 양의 전압이며, 상기 제2 전압은 음의 전압인 플라즈마 표시 장치.Wherein the first voltage is a positive voltage and the second voltage is a negative voltage. 제5항 또는 제6항에 있어서,The method according to claim 5 or 6, 애노드가 상기 제1 전원에 연결되고 캐소드가 상기 제2 커패시터의 제2단에 연결되는 다이오드를 더 포함하는 플라즈마 표시 장치.And a diode having an anode connected to the first power supply and a cathode connected to a second end of the second capacitor. 복수의 제1 전극 및 제1 입력단과 제2 입력단을 가지며 출력단이 상기 제1 전극에 연결되어 있는 주사 집적 회로를 포함하는 플라즈마 표시 장치를 구동하는 방법에 있어서,A method of driving a plasma display device comprising a plurality of first electrodes and a scan integrated circuit having a first input terminal and a second input terminal and having an output terminal connected to the first electrode. 제1 전압을 공급하는 제1 전원을 통하여 상기 주사 집적 회로의 제2 입력단에 상기 제1 전압을 인가하는 단계;Applying the first voltage to a second input terminal of the scan integrated circuit through a first power supply for supplying a first voltage; 상기 제1 전원과 제2 전압을 충전하고 있는 제1 커패시터에 저장된 에너지를 상기 주사 집적 회로의 제1 입력단을 통하여 상기 제1 전극에 주입하여 상기 제1 전극의 전압을 증가시키는 단계;Injecting energy stored in a first capacitor charged with the first power supply and a second voltage into the first electrode through a first input terminal of the scan integrated circuit to increase the voltage of the first electrode; 상기 제1 전압보다 높은 제3 전압을 공급하는 제2 전원과 상기 제1 커패시터 에 저장된 에너지를 상기 주사 집적 회로의 제1 입력단을 통하여 상기 제1 전극에 주입하여 상기 제1 전극의 전압을 더 증가시키는 단계;The voltage of the first electrode is further increased by injecting a second power supply for supplying a third voltage higher than the first voltage and energy stored in the first capacitor to the first electrode through a first input terminal of the scan integrated circuit. Making a step; 상기 제2 전원과 상기 제1 커패시터 및 제4 전압을 충전하고 있는 제2 커패시터를 통하여 상기 제1 전극에 제5 전압을 인가하는 단계;Applying a fifth voltage to the first electrode through the second power supply charging the second power supply, the first capacitor, and the fourth voltage; 상기 주사 집적 회로의 제1 입력단을 통해 상기 제1 전극에 저장된 에너지를 제1 커패시터 및 상기 제2 전원으로 회수하여 상기 제1 전극의 전압을 감소시키는 단계; 및 Reducing the voltage of the first electrode by recovering energy stored in the first electrode through a first input terminal of the scan integrated circuit to a first capacitor and the second power source; And 상기 주사 집적 회로의 제1 입력단을 통해 상기 제1 전극에 저장된 에너지를 상기 제1 커패시터 및 상기 제1 전원으로 회수하여 상기 제1 전극의 전압을 더 감소시키는 단계;Recovering energy stored in the first electrode through the first input terminal of the scan integrated circuit to the first capacitor and the first power source to further reduce the voltage of the first electrode; 를 포함하는 플라즈마 표시 장치의 구동 방법.Method of driving a plasma display device comprising a. 제12항에 있어서,The method of claim 12, 상기 제5 전압은 상기 주사 집적 회로의 제1 입력단을 통해 상기 제1 전극에 인가되는 플라즈마 표시 장치의 구동 방법.And the fifth voltage is applied to the first electrode through a first input terminal of the scan integrated circuit. 제13항에 있어서,The method of claim 13, 상기 제2 전원을 통하여 상기 제1 및 제2 커패시터를 각각 상기 제2 전압과 상기 제4 전압으로 충전하는 단계를 더 포함하는 플라즈마 표시 장치의 구동 방법.And charging the first and second capacitors to the second voltage and the fourth voltage through the second power supply, respectively. 제12항 내지 제14항 중 어느 한 항에 있어서,The method according to any one of claims 12 to 14, 상기 제1 전극의 전압은 상기 제1 전극과 연결된 인덕터를 통해 증가되며, 상기 제1 전극의 전압을 상기 인덕터를 통해 감소되는 플라즈마 표시 장치의 구동 방법.The voltage of the first electrode is increased through an inductor connected to the first electrode, and the voltage of the first electrode is reduced through the inductor. 복수의 제1 전극을 포함하는 플라즈마 표시 장치의 구동 장치에 있어서,In the driving device of the plasma display device including a plurality of first electrodes, 제1 및 제2 입력단을 가지며, 복수의 제1 출력단이 상기 복수의 제1 전극에 각각 연결되어 있으며, 어드레스 기간 동안 상기 제2 입력단의 전압을 상기 복수의 제1 전극 중 대응하는 제1 전극에 선택적으로 인가하는 주사 집적 회로,And a plurality of first output terminals are respectively connected to the plurality of first electrodes, and the voltage of the second input terminal is connected to a corresponding first electrode of the plurality of first electrodes during an address period. Scanning integrated circuits that selectively apply; 상기 주사 집적 회로의 제1 입력단에 제1단이 연결된 인덕터,An inductor having a first end coupled to a first input end of the scan integrated circuit; 상기 인덕터의 제2단에 제1단이 연결되어 있는 제1 커패시터,A first capacitor having a first end connected to a second end of the inductor, 상기 인덕터의 제2단에 제1단이 연결되어 있는 제2 커패시터,A second capacitor having a first end connected to a second end of the inductor, 상기 제1 및 제2 커패시터의 접점과 상기 인덕터의 제2단 사이 또는 상기 인덕터의 제1단과 상기 주사 집적 회로의 제1 입력단 사이에 연결되어 있는 제1 트랜지스터,A first transistor connected between the contacts of the first and second capacitors and the second end of the inductor or between the first end of the inductor and the first input end of the scan integrated circuit, 상기 제2 커패시터의 제2단과 상기 주사 집적 회로의 제1 입력단 사이에 연결되어 있는 제2 트랜지스터, 그리고A second transistor coupled between a second end of the second capacitor and a first input end of the scan integrated circuit, and 상기 제1 또는 제2 커패시터의 제2단에 제1 전압과 상기 제1 전압보다 낮은 제2 전압을 선택적으로 인가하는 스위칭 수단Switching means for selectively applying a first voltage and a second voltage lower than the first voltage to a second end of the first or second capacitor 을 포함하는 플라즈마 표시 장치의 구동 장치.Driving device of the plasma display device comprising a. 제16항에 있어서,The method of claim 16, 상기 제2 전압을 상기 주사 집적 회로의 제2 입력단을 통하여 상기 제1 전극에 인가하고,Applying the second voltage to the first electrode through a second input terminal of the scan integrated circuit; 상기 제1 커패시터의 제2단에 상기 제2 전압을 인가한 상태에서 상기 제1 트랜지스터를 턴온하여 상기 제1 전극의 전압을 증가시키고,In the state where the second voltage is applied to the second terminal of the first capacitor, the first transistor is turned on to increase the voltage of the first electrode, 상기 제1 커패시터의 제2단에 상기 제1 전압을 인가한 상태에서 상기 제1 트랜지스터를 턴온하여 상기 제1 전극의 전압을 더 증가시킨 후,After the first transistor is turned on while the first voltage is applied to the second terminal of the first capacitor, the voltage of the first electrode is further increased. 상기 제1 커패시터의 제2단에 상기 제1 전압을 인가한 상태에서 상기제2 트랜지스터를 턴온하여, 상기 주사 집적 회로의 제1 입력단을 통하여 상기 제1 전극에 제3 전압을 인가하고,The second transistor is turned on while the first voltage is applied to the second terminal of the first capacitor, and a third voltage is applied to the first electrode through the first input terminal of the scan integrated circuit. 상기 제1 커패시터의 제2단에 상기 제1 전압을 인가한 상태에서 상기 제1 트랜지스터를 턴온하여 상기 제1 전극의 전압을 감소시키고,The first transistor is turned on while the first voltage is applied to the second terminal of the first capacitor to decrease the voltage of the first electrode. 상기 제1 커패시터의 제2단에 상기 제2 전압을 인가한 상태에서 상기 제1 트랜지스터를 턴온하여 상기 제1 전극의 전압을 더 감소시키는 플라즈마 표시 장치의 구동 장치.And turning on the first transistor to further reduce the voltage of the first electrode while applying the second voltage to the second end of the first capacitor. 제17항에 있어서,The method of claim 17, 상기 제3 전압은 상기 제1 전압과 상기 제1 및 제2 커패시터에 충전되어 있는 전압을 합한 전압과 동일한 전압이며, 상기 제1 및 제2 커패시터에 충전되어 있 는 전압은 상기 제1 전압에서 상기 제2 전압을 뺀 전압과 동일한 전압인 플라즈마 표시 장치의 구동 장치.The third voltage is the same voltage as the sum of the first voltage and the voltage charged in the first and second capacitors, and the voltage charged in the first and second capacitors is equal to the first voltage. A driving device of the plasma display device which is the same voltage as the voltage obtained by subtracting the second voltage. 복수의 제1 전극,A plurality of first electrodes, 제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있는 제1 트랜지스터,A first transistor having a first end connected to a first power supply for supplying a first voltage, 상기 제1 트랜지스터의 제2단에 제1단이 연결되고 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제2단이 연결되어 있는 제2 트랜지스터,A second transistor having a first end connected to a second end of the first transistor and having a second end connected to a second power supply for supplying a second voltage lower than the first voltage; 제3 전압을 충전하고 있으며 제1단이 상기 제2 트랜지스터의 제1단에 연결되어 있는 제1 커패시터,A first capacitor charged with a third voltage and having a first end connected to the first end of the second transistor, 제4 전압을 충전하고 있으며 제1단이 상기 제1 커패시터의 제2단에 연결되어 있는 제2 커패시터,A second capacitor charged with a fourth voltage and having a first end connected to a second end of the first capacitor, 상기 복수의 제1 전극에 제1단이 각각 연결되어 있는 복수의 제3 트랜지스터,A plurality of third transistors each having a first end connected to the plurality of first electrodes, 상기 복수의 제1 전극에 제1단이 각각 연결되어 있는 복수의 제4 트랜지스터,A plurality of fourth transistors each having a first end connected to the plurality of first electrodes, 상기 복수의 제4 트랜지스터의 제2단과 상기 제1 커패시터의 제1단 사이에 연결되어 있는 제5 트랜지스터, 그리고A fifth transistor connected between a second end of the plurality of fourth transistors and a first end of the first capacitor, and 상기 복수의 제4 트랜지스터의 제2단과 상기 제1 및 제2 커패시터의 접점 사이에 연결되어 있으며, 상기 복수의 제1 전극의 전압을 증가시키고 상기 복수의 제1 전극의 전압을 감소시키는 제1 경로A first path connected between a second end of the plurality of fourth transistors and a contact point of the first and second capacitors and increasing a voltage of the plurality of first electrodes and decreasing a voltage of the plurality of first electrodes 를 포함하는 플라즈마 표시 장치.Plasma display device comprising a. 제19항에 있어서,The method of claim 19, 상기 제2 트랜지스터의 턴온 시에 상기 제1 및 제2 커패시터에 각각 상기 제3 및 제4 전압을 충전하는 플라즈마 표시 장치.And the third and fourth voltages are charged in the first and second capacitors, respectively, when the second transistor is turned on. 제20항에 있어서,The method of claim 20, 상기 제1 커패시터와 상기 제2 커패시터의 크기가 동일한 플라즈마 표시 장치.The plasma display device having the same size as the first capacitor and the second capacitor. 제20항에 있어서,The method of claim 20, 상기 제1 및 제2 커패시터의 접점에 제1단이 연결되어 있는 인덕터를 더 포함하며,Further comprising: an inductor having a first end connected to the contacts of the first and second capacitors, 상기 제1 경로는,The first path is, 상기 인덕터의 제2단과 상기 복수의 제4 트랜지스터의 제2단 사이에 연결되어 있는 제6 트랜지스터를 포함하는 플라즈마 표시 장치.And a sixth transistor connected between the second end of the inductor and the second end of the plurality of fourth transistors. 제20항에 있어서,The method of claim 20, 상기 제1 및 제2 커패시터의 접점에 제1단이 연결되어 있는 인덕터를 더 포함하며,Further comprising: an inductor having a first end connected to the contacts of the first and second capacitors, 상기 제1 경로는,The first path is, 상기 제1 및 제2 커패시터의 접점과 상기 인덕터의 제1단 사이에 연결되어 있는 제6 트랜지스터를 포함하는 플라즈마 표시 장치.And a sixth transistor connected between the contacts of the first and second capacitors and the first end of the inductor. 제22항 또는 제23항에 있어서,The method of claim 22 or 23, 제1 기간 동안 상기 제2, 제4 및 제5 트랜지스터를 턴온 상태로 설정하고, 제2 기간 동안 상기 제2, 제4 및 제6 트랜지스터를 턴온 상태로 설정하며, 제3 기간 동안 상기 제1, 제4 및 제6 트랜지스터를 턴온 상태로 설정하고, 제4 기간 동안 제1 및 제3 트랜지스터를 턴온 상태로 설정하며, 제5 기간 동안 제1, 제4 및 제6 트랜지스터를 턴온 상태로 설정하고, 제6 기간 동안 제2, 제4 및 제6 트랜지스터를 턴온 상태로 설정하는 제어부The second, fourth and fifth transistors are turned on during a first period, the second, fourth and sixth transistors are turned on during a second period, and the first, Setting the fourth and sixth transistors in the turn on state, setting the first and third transistors in the turn on state for the fourth period, setting the first, fourth and sixth transistors in the turn on state for the fifth period, A controller configured to turn on the second, fourth, and sixth transistors during a sixth period 를 더 포함하는 플라즈마 표시 장치.Plasma display device further comprising. 제24항에 있어서,The method of claim 24, 상기 제1 전압은 양의 전압이고 상기 제2 전압은 접지 전압인 플라즈마 표시 장치.Wherein the first voltage is a positive voltage and the second voltage is a ground voltage. 제24항에 있어서,The method of claim 24, 상기 제1 전압은 양의 전압이고 상기 제2 전압은 접지 전압인 플라즈마 표시 장치.Wherein the first voltage is a positive voltage and the second voltage is a ground voltage. 제24항에 있어서,The method of claim 24, 상기 제1 전압은 양의 전압이며, 상기 제2 전압은 음의 전압인 플라즈마 표시 장치.Wherein the first voltage is a positive voltage and the second voltage is a negative voltage.
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