KR100669650B1 - Fabricating method of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는 터미널 비아 식각시 잔존 폴리머에 기인하는 부식을 방지하기 위한 건식 식각 공정 개선을 통한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device by improving the dry etching process to prevent corrosion due to the remaining polymer during the terminal via etching.

본 발명의 반도체 소자의 제조방법은 CF4/30CHF3를 이용하여 건식 식각하는 단계; 상기 건식 식각 후 CF4를 이용하여 건식 식각하는 단계; 상기 건식 식각 후 Cl2/BCl3/N2를 이용하여 건식 식각하는 단계; 상기 건식 식각 후 O2 와 O3를 이용하여 애싱하는 단계 및 상기 애싱 후 포토레지스트를 제거하는 단계로 이루어짐에 기술적 특징이 있다.The method of manufacturing a semiconductor device of the present invention comprises the steps of dry etching using CF 4 / 30CHF 3 ; Dry etching using CF 4 after the dry etching; Dry etching using Cl 2 / BCl 3 / N 2 after the dry etching; There is a technical feature of the ashing step using the O 2 and O 3 after the dry etching and removing the photoresist after the ashing.

따라서, 본 발명의 반도체 소자의 제조방법은 CF4를 이용한 공정, Cl2와 BCl3를 이용한 공정, N2를 이용한 공정으로 식각하고, 애싱공정을 함으로써 폴리머를 효과적으로 제거하여 부식을 방지하여 반도체 소자의 특성을 향상시키는 효과가 있다.Therefore, the method of manufacturing a semiconductor device of the present invention is a process using a CF 4 , a process using a Cl 2 and BCl 3 , an etching using a N 2 , the ashing process to effectively remove the polymer to prevent corrosion to prevent the semiconductor device It is effective to improve the characteristics of the.

폴리머, 애싱, EPDPolymer, Ashing, EPD

Description

반도체 소자의 제조방법{Fabricating method of semiconductor device} Fabrication method of semiconductor device             

도 1a 및 도 1b는 종래의 반도체 소자의 제조 공정을 나타내는 공정도이다.1A and 1B are process diagrams showing a manufacturing process of a conventional semiconductor device.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 공정을 나타내는 공정도이다.2A to 2D are process diagrams illustrating a manufacturing process of a semiconductor device according to the present invention.

도 3은 본 발명에 따른 EPD 조건으로 식각할 때의 파형을 나타내는 도면이다.3 is a view showing a waveform when etching under an EPD condition according to the present invention.

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는 터미널 비아 식각시 잔존 폴리머에 기인하는 부식을 방지하기 위한 건식 식각 공정 개선을 통한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device by improving the dry etching process to prevent corrosion due to the remaining polymer during the terminal via etching.

이중 금속 배선 구조를 갖는 반도체 소자의 제조 공정에서 비아의 형성은 금속 배선 간을 연결하기 위한 중간 격리층인 절연층을 뚫는 것이다. In the manufacturing process of a semiconductor device having a double metal wiring structure, the formation of vias is through the insulating layer, which is an intermediate isolation layer for connecting the metal wirings.

이중 금속 구조에서 비아가 형성될 하부의 도전층은 예를 들어, Al( 알루미늄) 또는 W(텅스텐)으로 형성된다. 일반적으로, 비아 형성을 위한 식각시 식각 가스로는 F(불소)가 많이 함유된 가스가 주로 사용된다. 상기 도전층이 텅스텐일 경우는 불소에 의해 텅스텐이 식각되어도 반응물인 WxFy 성분이 기화되어 비아 주변에 잔존되는 폴리머(polymer)로 나타나지 않는다. In the double metal structure, the underlying conductive layer on which vias are to be formed is formed of, for example, Al (aluminum) or W (tungsten). In general, a gas containing a large amount of F (fluorine) is mainly used as an etching gas for forming vias. When the conductive layer is tungsten, even though tungsten is etched by fluorine, the reactant W x F y component is vaporized and does not appear as a polymer remaining around the via.

그러나, Al은 불소에 의해 식각되며 반응물인 AlxFy는 증기압이 낮기 때문에 기화되지 않고 고체화되어 비아 양측벽으로 잔존 폴리머가 형성된다. However, Al is etched by fluorine, and the reactant Al x F y is solidified without vaporization because of low vapor pressure, so that the remaining polymer forms on both sidewalls of the via.

도 1a 및 도 1b는 종래의 반도체 소자의 제조 공정을 나타내는 공정도이다. 도 1a 및 도 1b를 참조하면, 먼저 하부 금속 배선(10)이 형성된 반도체 기판 상에 물질층(20)이 형성된다. 상기 하부 금속 배선(10)은 Al로 형성되고, 상기 물질층(20)은 반사도가 높은 상기 Al의 반사를 방지하기 위한 반사 방지층으로 Ti/TiN으로 형성된다.1A and 1B are process diagrams showing a manufacturing process of a conventional semiconductor device. 1A and 1B, a material layer 20 is first formed on a semiconductor substrate on which a lower metal wiring 10 is formed. The lower metal wire 10 is formed of Al, and the material layer 20 is formed of Ti / TiN as an antireflection layer for preventing reflection of Al having high reflectivity.

다음, 상기 물질층(20) 상에 절연층(30)이 형성되고, 상기 절연층(30) 상에 산화막층(40)이 형성된다. 상기 산화막층(40) 상에 비아 형성을 위한 포토레지스트(50)가 형성된다. Next, an insulating layer 30 is formed on the material layer 20, and an oxide layer 40 is formed on the insulating layer 30. A photoresist 50 for forming vias is formed on the oxide layer 40.

상기 포토레지스트(50)를 마스크로 사용하여 상기 하부 금속 배선(10)의 표면이 노출될 때까지 식각 가스로 상기 산화막층(40)과 절연층(30) 및 물질층(20)을 차례로 식각함으로써 비아가 형성된다. 상기 식각 가스는 F가 많이 함유된 CF4, CHF3 가스들의 조합이다. By using the photoresist 50 as a mask, the oxide layer 40, the insulating layer 30, and the material layer 20 are sequentially etched with an etching gas until the surface of the lower metal wiring 10 is exposed. Vias are formed. The etching gas is a combination of CF 4 and CHF 3 gas containing a lot of F.

상기 하부 금속 배선(10)은 Al로 형성되기 때문에 비아 형성을 위한 식각시 하부 금속 배선(10) 상의 비아의 양측벽에 잔존 폴리머(60)가 형성된다. 상기 폴리머(60)가 형성되면서 상기 Al의 표면이 손상되어 상기 Al의 상당량이 제거된다. Since the lower metal wire 10 is formed of Al, the remaining polymer 60 is formed on both sidewalls of the via on the lower metal wire 10 during etching for forming the via. As the polymer 60 is formed, the surface of the Al is damaged and a considerable amount of Al is removed.

그 후, 상기 포토레지스트(50)가 애싱(Ashing) 공정으로 제거된다. 그리고 나서, 상기 비아의 양측벽의 잔존 폴리머(60)를 제거하기 위한 세정 공정이 수행된다. 그러나, 상기 잔존 폴리머(60)는 후속의 상기 포토레지스트(50)를 제거하는 애싱 공정이나 습식 세정 공정 후에도 남아 있어 금속 배선층을 부식하는 문제점이 있었다.Thereafter, the photoresist 50 is removed by an ashing process. A cleaning process is then performed to remove residual polymer 60 on both sidewalls of the via. However, the remaining polymer 60 remains after the ashing process or the wet cleaning process of removing the subsequent photoresist 50, thereby causing corrosion of the metal wiring layer.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 터미널 비아 식각을 실시할 때 발생하는 잔존 폴리머에 기인한 부식을 방지하기 위해 CF4를 이용한 공정, Cl2와 BCl3를 이용한 공정, N2 를 이용한 공정 및 애싱공정을 적절하게 이용하여 잔존 폴리머를 효과적으로 제거하여 부식을 방지함으로써 반도체 소자의 특성을 향상함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above disadvantages and problems of the prior art, a process using CF 4 , Cl 2 and BCl to prevent corrosion due to the residual polymer generated when the terminal via etching An object of the present invention is to improve the characteristics of a semiconductor device by effectively removing residual polymer to prevent corrosion by appropriately using a process using 3 , a process using N 2 and an ashing process.

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본 발명의 목적을 달성하기 위한 반도체 소자의 제조방법은 하부 금속 배선 구조상의 Ti/TiN을 포함하는 물질막, 상기 물질막 상에 형성된 절연막 및 상기 절연막 상에 형성된 산화막을 포함하는 다층막 상에 형성된 포토 레지스트로부터 노출되는 상기 다층막의 비아 형성 영역을 CF4/30CHF3를 이용하여 식각하는 단계; CF4를 이용하여 상기 식각된 다층막의 비아 형성 영역을 건식 식각하는 단계; Cl2/BCl3/N2를 이용하여 상기 식각된 다층막의 비아 형성 영역을 건식 식각하여 상기 하부 금속 배선 구조상의 비아 형성 영역을 형성하는 단계; 상기 건식 식각 후 O2와 O3를 이용하여 하부 금속 배선 구조상에 형성된 상기 비아 형성 영역을 애싱하는 단계; 및 상기 애싱 후 다층막상의 상기 포토 레지스트를 제거하는 단계를 포함한다.
본 발명의 목적을 달성하기 위한 또 다른 반도체 소자의 제조 방법은 하부 금속 배선구조상의 Ti/TiN을 포함하는 물질막, 상기 물질막 상에 형성된 절연막 및 상기 절연막 상에 형성된 산화막을 포함하는 다층막상에 형성된 포토 레지스트로부터 노출되는 상기 다층막의 비아 형성 영역을 CF4/30CHF3를 이용하여 식각하는 단계; CF4를 이용하여 상기 식각된 다층막의 비아 형성 영역을 건식 식각하는 단계; Cl2/BCl3/N2를 이용하여 상기 식각된 다층막의 비아 형성 영역을 건식 식각하여 하부 금속 배선구조상의 비아 형성 영역을 형성하는 단계; 상기 식각 후 다층막 상의 상기 포토레지스트를 제거하는 단계; 및 상기 포토 레지스트 제거 후 O2와 O3를 이용하여 하부 금속 배선 구조상에 형성된 상기 비아 형성 영역을 애싱하는 단계를 포함한다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.A semiconductor device manufacturing method for achieving the object of the present invention is a photo film formed on a multilayer film including a material film including Ti / TiN on the lower metal wiring structure, an insulating film formed on the material film and an oxide film formed on the insulating film Etching the via forming region of the multilayer film exposed from the resist using CF 4 / 30CHF 3 ; Dry etching the via forming region of the etched multilayer film using CF 4 ; Dry etching the via forming regions of the etched multilayer film using Cl 2 / BCl 3 / N 2 to form via forming regions on the lower metal interconnection structure; Ashing the via forming region formed on the lower metal interconnection structure using O 2 and O 3 after the dry etching; And removing the photoresist on the multilayer film after the ashing.
Another method of manufacturing a semiconductor device for achieving the object of the present invention is a multi-layer film including a material film containing Ti / TiN on the lower metal wiring structure, an insulating film formed on the material film and an oxide film formed on the insulating film Etching the via forming region of the multilayer film exposed from the formed photoresist using CF 4 / 30CHF 3 ; Dry etching the via forming region of the etched multilayer film using CF 4 ; Dry etching the via forming regions of the etched multilayer film using Cl 2 / BCl 3 / N 2 to form via forming regions on the lower metal interconnection structure; Removing the photoresist on the multilayer after the etching; And ashing the via forming region formed on the lower metal interconnect structure using O 2 and O 3 after removing the photoresist.
Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 공정을 나타내는 공정도이다. 도 2a 내지 도 2d를 참조하면, 먼저 Al(100)이 형성된 반도체 기판 상에 Ti/TiN(110)이 형성된다. 상기 Ti/TiN(110) 상에 절연층(120)이 형성되고, 상기 절연층(120) 상에 산화막층(130)이 형성되며, 상기 산화막층(130) 상에 비아 형성을 위한 포토레지스트(140)가 형성된다. 2A to 2D are process diagrams illustrating a manufacturing process of a semiconductor device according to the present invention. 2A to 2D, Ti / TiN 110 is first formed on a semiconductor substrate on which Al (100) is formed. An insulating layer 120 is formed on the Ti / TiN 110, an oxide layer 130 is formed on the insulating layer 120, and a photoresist for forming vias is formed on the oxide layer 130. 140 is formed.

본 발명에 의한 반도체 소자의 식각시의 공정조건은 4단계로 이루어져 있다. 먼저, 1단계에서는 소스 전력 900W, 바이어스 전력 90W이고, 압력은 15mTorr이며, 식각 가스의 유량은 CF4 70sccm, CHF3 30sccm을 이용하여 EPD(End Point Detector)이 용하며, 식각조건을 잡는다.The process conditions at the time of etching the semiconductor device according to the present invention consists of four steps. First, in step 1, the source power is 900W, the bias power is 90W, the pressure is 15mTorr, the flow rate of the etching gas is used by the EPD (End Point Detector) using CF 4 70sccm, CHF 3 30sccm, and the etching conditions are obtained.

2단계에서는 소스 전력 900W, 바이어스 전력 180W이고, 압력은 15mTorr이며, 식각 가스의 유량은 CF4만 100sccm을 이용한다. 이는 폴리머를 유발하는 가스를 사용하지 않고, 시간은 10 ~ 15% 내에서 사용하여 폴리머의 발생을 방지한다. 상기 1단계에서의 소스 전력과 바이어스 전력의 비는 10:1이었으나, 2단계에서는 바이어스 전력을 2배 올려 사용함으로써 측면에 식각되는 것을 방지한다.In step 2, and the source power 900W, 180W bias power, and pressure 15mTorr, the flow rate of the etching gas is used in the CF 4 100sccm man. It does not use a gas that causes the polymer and the time is used within 10-15% to prevent the generation of the polymer. In the first step, the ratio of the source power and the bias power was 10: 1, but in the second step, the bias power is doubled to prevent side etching.

3단계에서는 소스 전력 900W, 바이어스 전력 90W이고, 압력은 9mTorr이며, 식각 가스의 유량은 Cl2 60sccm, BCl3 10sccm, N2 7sccm을 사용하여 공정을 진행한다. 본 단계에서는 Ti/TiN을 식각하는 공정이다. In step 3, the source power is 900W, the bias power is 90W, the pressure is 9mTorr, and the flow rate of the etching gas is performed using Cl 2 60sccm, BCl 3 10sccm, N 2 7sccm. In this step, Ti / TiN is etched.

4단계에서는 소스 전력 900W, 바이어스 전력 180W이고, 압력은 9mTorr이며, 식각 가스의 유량은 Cl2 10sccm, BCl3 60sccm, N2 7sccm을 이용한다. 시간은 상기 1단계 공정 조건 인자들의 수치를 20% ~ 70% 내에서 사용한다.In step 4, and the source power 900W, 180W bias power, and pressure 9mTorr, the flow rate of the etching gas is used in the Cl 2 10sccm, BCl 3 60sccm, N 2 7sccm. Time uses the values of the first stage process condition factors within 20% to 70%.

상기 EPD를 사용하는 조건은 표 1과 같다.The conditions using the EPD are shown in Table 1.

Figure 112004060554424-pat00001
Figure 112004060554424-pat00001

상기 표 1로 EPD 조건으로 식각할 때의 파형은 도 3에 도시되어 있다.Waveforms when etching under the conditions of EPD in Table 1 are shown in FIG. 3.

따라서, 상기 1단계와 2단계는 고압력이고, 3단계와 4단계는 저압력을 사용한다. 3단계와 4단계에서의 N2는 Cl2/BCl3의 가스량의 10%를 사용하고, 2단계와 4단계의 공정 시간은 각각 15% 이하, 20% 이상을 사용한다. 또한, 3단계의 Cl2와 BCl3는 6:1, 4단계의 Cl2와 BCl3는 1:6을 사용하며, 4단계의 바이어스 전력은 3단계의 바이어스 전력의 2배를 사용하여 측면에 식각되는 것을 방지한다.Therefore, steps 1 and 2 are high pressure, and steps 3 and 4 use low pressure. N 2 in steps 3 and 4 uses 10% of the amount of gas of Cl 2 / BCl 3 , and the process time of steps 2 and 4 uses 15% or less and 20% or more, respectively. Further, in step 3, Cl 2 and BCl 3 to 6: the side using a 6, and the bias power of the step 4 is used to twice the bias voltage in step 3: 1, in step 4, Cl 2 and BCl 3 is 1 Prevents etching.

다음은 본 발명에 의한 반도체 소자의 애싱과정을 살펴보면, 1단계에서는 전력이 1700W이고, 압력은 1Torr이며, O2 플라즈마는 2000sccm, 시간은 10초 ~ 20초를 한다. 2단계에서는 전력이 1700W이고, 압력은 1Torr이며, O2 플라즈마는 2000sccm, 시간은 30초 정도로 한다. Next, the ashing process of the semiconductor device according to the present invention will be described. In the first step, the power is 1700 W, the pressure is 1 Torr, the O 2 plasma is 2000 sccm, and the time is 10 seconds to 20 seconds. In the second stage, the power is 1700 W, the pressure is 1 Torr, the O 2 plasma is 2000 sccm, and the time is about 30 seconds.

3단계에서는 전력이 1700W이고, 압력은 1Torr이며, O2 플라즈마는 2000sccm, 시간은 30초 정도로 한다. 4단계에서는 전력이 0W이고, 압력은 2Torr이며, O3 플라즈마는 2000sccm, 시간은 20초 정도로 한다.In the third stage, the power is 1700 W, the pressure is 1 Torr, the O 2 plasma is 2000 sccm, and the time is about 30 seconds. In step 4, the power is 0 W, the pressure is 2 Torr, the O 3 plasma is 2000 sccm, and the time is about 20 seconds.

5단계에서는 전력이 2000W이고, 압력은 2Torr이며, O3 플라즈마는 2000sccm, 시간은 30초 정도로 한다. 6단계에서는 전력이 2500W이고, 압력은 500mTorr이며, O3 플라즈마는 2000sccm, 시간은 30초 정도로 한다.In step 5, the power is 2000 W, the pressure is 2 Torr, the O 3 plasma is 2000 sccm, and the time is about 30 seconds. In step 6, the power is 2500 W, the pressure is 500 mTorr, the O 3 plasma is 2000 sccm, and the time is about 30 seconds.

상기 조건을 살펴보면, 1단계 내지 3단계의 압력은 동일하게 사용하고, 1단계는 2단계의 애싱율(Ashing Rate)보다 낮게 즉 O2 유량을 적게 사용한다. 3단계의 O2 사용도 동일한 방법으로 적게 사용한다. 또한, 1단계 내지 3단계의 전력은 변화가 없다.Looking at the above conditions, the pressure of the first to third stages are used the same, and the first stage uses a lower O 2 flow rate than the ashing rate of the second stage. O 2 used in Step 3 also uses less in the same way. In addition, the power of steps 1 to 3 is not changed.

1단계는 10초 ~ 20초, 2단계는 EPD 그래프가 떨어지는 시점으로 사용하고, 3단계는 상기 2단계와 동일하게 사용한다. 4단계와 5단계는 높은 압력의 O3를 사용하는데, 4단계는 반드시 전력을 끄고 진행하며, 6단계는 저압력과 고전력을 사용한다.The first step is 10 seconds to 20 seconds, the second step is used as the time when the EPD graph falls, and the third step is used the same as the second step. Steps 4 and 5 use high pressure O 3. Step 4 must be powered off and step 6 uses low pressure and high power.

본 발명의 애싱과정에서 중요한 것은 먼저 O2 플라즈마를 사용하고 최종적으로 O3 플라즈마를 사용한다.In the ashing process of the present invention, it is important to first use an O 2 plasma and finally an O 3 plasma.

이후 포토레지스트를 제거하는 공정을 실시하면 되는데, 이는 포토레지스트를 먼저 제거하고 애싱과정을 진행해도 무방하다.Thereafter, a process of removing the photoresist may be performed. The photoresist may be removed first and the ashing process may be performed.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

따라서, 본 발명의 반도체 소자의 제조방법은 CF4 가스를 이용한 공정, Cl2와 BCl3를 이용한 공정, N2를 이용한 공정으로 식각하고, 애싱공정을 함으로써 폴리 머를 효과적으로 제거하여 부식을 방지하여 반도체 소자의 특성을 향상시키는 효과가 있다.Therefore, the method of manufacturing a semiconductor device of the present invention is etched by a process using CF 4 gas, a process using Cl 2 and BCl 3 , a process using N 2, by an ashing process to effectively remove the polymer to prevent corrosion There is an effect of improving the characteristics of the semiconductor device.

Claims (8)

a) 하부 금속 배선 구조상의 Ti/TiN을 포함하는 물질막, 상기 물질막 상에 형성된 절연막 및 상기 절연막 상에 형성된 산화막을 포함하는 다층막상에 형성된 포토 레지스트로부터 노출되는 상기 다층막의 비아 형성 영역을 CF4/30CHF3를 이용하여 식각하는 단계a) CF the via formation region of the multilayer film exposed from the photoresist formed on the multilayer film including a material film including Ti / TiN on the lower metal wiring structure, an insulating film formed on the material film, and an oxide film formed on the insulating film; Etching using 4 / 30CHF 3 b) CF4를 이용하여 a)단계에서 식각된 다층막의 비아 형성 영역을 건식 식각하는 단계;b) dry etching the via forming regions of the multilayer film etched in step a) using CF 4 ; c) Cl2/BCl3/N2를 이용하여 b)단계에서 식각된 다층막의 비아 형성 영역을 건식 식각하여 상기 하부 금속 배선 구조상의 비아 형성 영역을 형성하는 단계;c) dry etching the via forming regions of the multilayer film etched in step b) using Cl 2 / BCl 3 / N 2 to form via forming regions on the lower metal interconnection structure; d) 상기 건식 식각 후 O2와 O3를 이용하여 상기 c)단계에서 형성된 하부 금속 배선 구조상의 상기 비아 형성 영역을 애싱하는 단계; 및d) ashing the via formation region on the lower metallization structure formed in step c) using O 2 and O 3 after the dry etching; And e) 상기 애싱 후 다층막상의 상기 포토 레지스트를 제거하는 단계를 포함하는 반도체 소자의 제조방법.e) removing the photoresist on the multilayer film after the ashing. a) 하부 금속 배선구조상의 Ti/TiN을 포함하는 물질막, 상기 물질막 상에 형성된 절연막 및 상기 절연막 상에 형성된 산화막을 포함하는 다층막상에 형성된 포토 레지스트로부터 노출되는 상기 다층막의 비아 형성 영역을 CF4/30CHF3를 이용하여 식각하는 단계a) CF the via formation region of the multilayer film exposed from the photoresist formed on the multilayer film including a material film including Ti / TiN on the lower metal wiring structure, an insulating film formed on the material film, and an oxide film formed on the insulating film; Etching using 4 / 30CHF 3 b) CF4를 이용하여 a)단계에서 식각된 다층막의 비아 형성 영역을 건식 식각하는 단계;b) dry etching the via forming regions of the multilayer film etched in step a) using CF 4 ; c) Cl2/BCl3/N2를 이용하여 b)단계에서 식각된 다층막의 비아 형성 영역을 건식 식각하여 하부 금속 배선구조상의 비아 형성 영역을 형성하는 단계;c) dry etching the via forming regions of the multilayer film etched in step b) using Cl 2 / BCl 3 / N 2 to form via forming regions on the lower metal interconnection structure; d) 상기 식각 후 다층막 상의 상기 포토레지스트를 제거하는 단계; 및d) removing the photoresist on the multilayer film after the etching; And e) 상기 포토 레지스트 제거 후 O2와 O3를 이용하여 상기 c)단계에서 형성된 하부 금속 배선 구조상의 비아 형성 영역을 애싱하는 단계를 포함하는 반도체 소자의 제조방법.and e) ashing the via formation region on the lower metallization structure formed in step c) using O 2 and O 3 after removing the photoresist. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 b) 단계의 CF4는 100sccm의 가스 유량을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.CF 4 of step b) is a method of manufacturing a semiconductor device, characterized in that using a gas flow rate of 100sccm. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 a) 단계와 b) 단계는 상기 물질막 이전까지 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device, characterized in that the steps a) and b) are etched before the material film. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 c) 단계는 EPD를 이용하여 최종 공정 조건을 잡는 것을 특징으로 하는 반도체 소자의 제조방법.The c) step is a manufacturing method of a semiconductor device, characterized in that to obtain the final process conditions using the EPD. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 c) 단계의 Cl2, BCl3는 6:1 또는 1:6의 부피비를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.Cl 2 , BCl 3 of step c) is a method of manufacturing a semiconductor device, characterized in that using a volume ratio of 6: 1 or 1: 6. 제 1항에 있어서,The method of claim 1, 상기 d) 단계는 O2 및 O3를 플라즈마에서 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.The step d) is a method of manufacturing a semiconductor device, characterized in that the O 2 and O 3 to process the plasma. 제 2항에 있어서,The method of claim 2, 상기 e) 단계는 O2 및 O3를 플라즈마에서 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.The step e) is a method of manufacturing a semiconductor device, characterized in that the process of O 2 and O 3 in the plasma.
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