JPH08186120A - Manufacture of semiconductor device - Google Patents
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- JPH08186120A JPH08186120A JP32755994A JP32755994A JPH08186120A JP H08186120 A JPH08186120 A JP H08186120A JP 32755994 A JP32755994 A JP 32755994A JP 32755994 A JP32755994 A JP 32755994A JP H08186120 A JPH08186120 A JP H08186120A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に高融点金属膜を含んだ金属膜のエッチング処
理方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of etching a metal film containing a refractory metal film.
【０００２】[0002]
【従来の技術】半導体装置の高集積化の一手法として、
多層配線が多用されている。最上層の配線を除く中間
層、あるいは下層の配線では、層間絶縁膜の平坦化等の
熱処理に対する耐熱性が要求される。また、各層の配線
において、配線抵抗を可能な限り増大させずに配線幅を
縮小することが要求される。このため中間層（あるいは
下層）の配線の材料としては、比抵抗の小さい（タング
ステン等の）高融点金属を含んだ合金膜（高融点金属の
単層膜，高融点金属を含んだ積層膜，高融点金属合金
膜、あるいは高融点金属合金膜を含んだ積層膜）が広く
利用されつつある。2. Description of the Related Art As one technique for increasing the integration of semiconductor devices,
Multilayer wiring is often used. The intermediate layer or the lower layer except the uppermost wiring is required to have heat resistance against heat treatment such as planarization of the interlayer insulating film. Further, in the wiring of each layer, it is required to reduce the wiring width without increasing the wiring resistance as much as possible. Therefore, as the material of the wiring of the intermediate layer (or the lower layer), an alloy film containing a refractory metal having a small specific resistance (such as tungsten) (a single layer film of a refractory metal, a laminated film containing a refractory metal, A refractory metal alloy film or a laminated film including a refractory metal alloy film is being widely used.
【０００３】さらに、配線幅が狭く高アスペクト比の配
線を形成するためには、ＲＩＥ等の異方性エッチングに
より、これら高融点金属を含んだ金属膜を微細加工する
必要がある。これら高融点金属を含んだ金属膜に対する
エッチングガスとしては、ＣＦ4，ＳＦ6等のフッ素系ガ
スが従来から用いられている。Further, in order to form a wiring having a narrow wiring width and a high aspect ratio, it is necessary to finely process the metal film containing these refractory metals by anisotropic etching such as RIE. A fluorine-based gas such as CF 4 or SF 6 has been conventionally used as an etching gas for the metal film containing these refractory metals.
【０００４】しかしながら、フッ素系ガスで高融点金属
を含んだ金属膜をエッチングした場合、マスク材である
レジスト膜のエッチングレートも速いため（被エッチン
グ物質のエッチングレート）／（マスク材のエッチング
レート）で算出されるエッチング選択比は約１．５倍程
度しかない）、エッチング終了時点までにレジスト膜が
エッチングされてしまい、本来配線となるべき高融点金
属を含んだ金属膜までエッチングされてしまう。このた
め、得られる配線幅や配線高は、所望の配線幅もしくは
配線高より小さくなり、配線抵抗が高い値でばらつくこ
とになる。However, when a metal film containing a refractory metal is etched with a fluorine-based gas, the etching rate of the resist film as the mask material is also high (etching rate of the material to be etched) / (etching rate of the mask material). The etching selection ratio calculated in step 1 is only about 1.5 times), and the resist film is etched by the time when the etching is finished, and the metal film containing the refractory metal, which is supposed to be the wiring, is also etched. Therefore, the obtained wiring width or wiring height becomes smaller than the desired wiring width or wiring height, and the wiring resistance varies at a high value.
【０００５】この問題を解決する手段としては、いくつ
かの方法が考えられる。第１の方法は、エッチングプロ
セスの適正化によりレジスト選択比を向上させるもので
ある。しかし、一般にドライエッチングにおいては、エ
ッチングレート，選択比，面内均一性等のエッチング特
性はそれぞれトレードオフの関係にあることが多く、全
ての性能を一度に満たすのは、非常に困難である。Several methods can be considered as means for solving this problem. The first method is to improve the resist selection ratio by optimizing the etching process. However, generally, in dry etching, etching characteristics such as an etching rate, a selection ratio, and in-plane uniformity often have a trade-off relationship, and it is very difficult to satisfy all the performances at once.
【０００６】第２の方法は、レジスト膜厚を厚くするこ
とである。しかし、レジスト膜厚を厚くした場合には、
レジストをパターニングする際のフォーカスマージンが
小さくなり、微細パターンの形成が非常に困難になる。The second method is to increase the resist film thickness. However, if the resist film thickness is increased,
The focus margin at the time of patterning the resist becomes small, and it becomes very difficult to form a fine pattern.
【０００７】第３の方法としてレジスト以外のマスク材
を用いるという方法がある。マスク材の選択に関しては
種々の方法が提案されている。特開昭６４−７４７２８
号公報に開示された方法では、マスク材として二酸化ケ
イ素（ＳｉＯ2）を用いている。例えば高融点金属を含
む金属膜がタンタル（Ｔａ）膜からなるとき、この方法
ではＴａとＳｉＯ2のエッチング選択比は２０以上とな
っている。また、マスク材との選択比を得るという目的
とは異なるものの、特開平２−２４９２２９号公報に開
示された方法では、タングステンのエッチングマスクに
チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜を用い
ている。A third method is to use a mask material other than resist. Various methods have been proposed for selecting a mask material. JP-A-64-74728
In the method disclosed in the publication, silicon dioxide (SiO 2 ) is used as a mask material. For example, when the metal film containing the refractory metal is a tantalum (Ta) film, the etching selection ratio between Ta and SiO 2 is 20 or more in this method. Further, although it is different from the purpose of obtaining the selection ratio with respect to the mask material, in the method disclosed in JP-A-2-249229, a laminated film of titanium (Ti) and aluminum (Al) is used as an etching mask of tungsten. ing.
【０００８】[0008]
【発明が解決しようとする課題】しかしながらこれらの
方法では、エッチング終了後のマスク材の除去が困難で
ある。ここでエッチング後にマスク材を除去しなければ
ならない理由を説明する。配線上にマスク材等が存在す
ると、配線の実質的なアスペクト比が高くなり、配線層
間膜の埋め込み性が悪化して“す”が発生し、半導体製
品の信頼性に悪影響を及ぼす。However, with these methods, it is difficult to remove the mask material after the etching is completed. Here, the reason why the mask material must be removed after etching will be described. If a mask material or the like is present on the wiring, the substantial aspect ratio of the wiring is increased, the embedding property of the wiring interlayer film is deteriorated, and "spots" are generated, which adversely affects the reliability of semiconductor products.
【０００９】以上の理由からエッチング後のマスク材は
除去しなければならない。既述のＳｉＯ2の場合には、
ドライエッチングとウェットエッチングのいずれで除去
するにしても、配線下の層間膜も同じ量だけ除去される
ことになり、結局、アスペクト比は改善されない。ま
た、ＴｉとＡｌの積層構造のマスク材をウェットエッチ
ングで除去しようとすると、酸を用いなければならな
ず、その場合には配線である高融点金属を含む金属膜も
溶出してしまう。For the above reasons, the mask material after etching must be removed. In the case of the above-mentioned SiO 2 ,
Whether it is removed by dry etching or wet etching, the interlayer film under the wiring is also removed by the same amount, and the aspect ratio is not improved. If the mask material having a laminated structure of Ti and Al is to be removed by wet etching, acid must be used, and in that case, the metal film containing the refractory metal, which is the wiring, also elutes.
【００１０】一方、特開平２−２４９２２９号公報に開
示された方法では、エッチングマスクにチタンとアルミ
ニウムの積層膜を使用するが、積層膜の表面側にアルミ
ニウムが存在することとなり、ドライエッチングで除去
する場合には、配線形成時にフッ素系のプラズマに晒さ
れているため、Ａｌ表面にはアルミニウムのフッ化物
（ＡｌＦX）が形成されており、塩素系のガスを用いて
も完全に除去することは困難である。さらにマスク材と
してＡｌを用いた場合、塩素系のガスを使用すると、塩
化アルミニウム（ＡｌＣｌX）と大気中の水分（Ｈ2Ｏ）
とが反応してコロージョンが発生してしまうという懸念
がある。On the other hand, in the method disclosed in Japanese Patent Laid-Open No. 2-249229, a laminated film of titanium and aluminum is used as an etching mask, but since aluminum exists on the surface side of the laminated film, it is removed by dry etching. In this case, since aluminum is exposed to fluorine-based plasma during wiring formation, aluminum fluoride (AlF x ) is formed on the Al surface, and must be completely removed even by using chlorine-based gas. It is difficult. Further, when Al is used as the mask material, when chlorine-based gas is used, aluminum chloride (AlCl x ) and moisture in the atmosphere (H 2 O)
There is a concern that will react with and cause corrosion.
【００１１】本発明の目的は、高融点金属を含んだ金属
膜からなる配線を形成するに際して、マスク材とのエッ
チング選択比を確保し、かつ、そのマスク材の除去を容
易にし、かつ、所望の配線幅・配線高・配線抵抗を有す
る配線を形成する方法を提供することにある。An object of the present invention is to secure an etching selection ratio with a mask material when forming a wiring made of a metal film containing a refractory metal, to facilitate the removal of the mask material, and to obtain a desired result. Another object of the present invention is to provide a method for forming a wiring having a wiring width, a wiring height, and a wiring resistance.
【００１２】[0012]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、第１の金属
膜をエッチング処理する半導体装置の製造方法であっ
て、高融点金属を主成分とする第２の金属膜，窒化膜、
或いは少なくともこれらの一つを含む積層構造の膜をマ
スクとして、前記第１の金属膜をエッチングするもので
ある。In order to achieve the above-mentioned object, a method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device in which a first metal film is subjected to an etching treatment, and is mainly composed of a refractory metal. A second metal film as a component, a nitride film,
Alternatively, the first metal film is etched using a film having a laminated structure including at least one of these as a mask.
【００１３】また、絶縁膜形成工程と、金属膜形成工程
と、マスク形成工程と、エッチング工程とを有し、金属
膜をエッチング処理する半導体装置の製造方法であっ
て、絶縁膜形成工程は、半導体基板上に絶縁膜を形成す
るものであり、金属膜形成工程は、前記絶縁膜上に高融
点金属を主成分とする第１の金属膜を形成するものであ
り、マスク形成工程は、前記第１の金属膜上に、高融点
金属を主成分とする第２の金属膜或いは窒化膜の単層
膜、又は少なくともこれらの一つを含む積層構造の膜を
形成し、その上層に所定のマスクパターンをもつレジス
ト膜を形成し、該レジスト膜をマスクとして前記単層膜
或いは積層構造の膜をエッチングして金属膜エッチング
用のマスクを形成するものであり、エッチング工程は、
前記金属膜エッチング用の単層膜或いは積層構造の膜を
マスクとして、第１の金属膜をエッチングするものであ
る。A method of manufacturing a semiconductor device, which comprises an insulating film forming step, a metal film forming step, a mask forming step, and an etching step, wherein the metal film is subjected to an etching treatment. An insulating film is formed on a semiconductor substrate, the metal film forming step is to form a first metal film containing a refractory metal as a main component on the insulating film, and the mask forming step is A second metal film containing a refractory metal as a main component, a single-layer film of a nitride film, or a film having a laminated structure including at least one of these is formed on the first metal film, and a predetermined layer is formed on the film. A resist film having a mask pattern is formed, and the resist film is used as a mask to etch the single-layer film or the film having a laminated structure to form a mask for etching a metal film.
The first metal film is etched using the single-layer film or the film having a laminated structure for etching the metal film as a mask.
【００１４】また、前記エッチング工程は、前記金属膜
エッチング用の単層膜或いは積層構造の膜上のレジスト
膜を除去した後、レジスト膜をもたない金属膜エッチン
グ用の単層膜或いは積層構造の膜をマスクとして第１の
金属膜をエッチングするものである。In the etching step, after removing the resist film on the single-layer film or the laminated structure film for etching the metal film, the single-layer film or laminated structure for etching the metal film having no resist film is removed. The first metal film is etched using this film as a mask.
【００１５】また、前記第１の金属膜をフッ素系ガスを
用いてエッチングするものである。Further, the first metal film is etched using a fluorine-based gas.
【００１６】また、前記第２の金属膜を塩素系ガスを用
いてエッチングするもので。Further, the second metal film is etched by using a chlorine-based gas.
【００１７】また、前記第１の金属膜は、Ｗ，Ｔｉ，Ｔ
ａ，Ｍｏ及びこれらの化合物である。The first metal film is made of W, Ti, T.
a, Mo and their compounds.
【００１８】また、前記第２の金属膜は、Ｔｉ，Ｔａ，
Ｍｏ，Ｃｕ，Ｉｎ，Ｎｉ及びこれらの化合物から選択さ
れたものである。The second metal film is made of Ti, Ta,
It is selected from Mo, Cu, In, Ni and their compounds.
【００１９】また、前記第１の金属膜と、第２の金属膜
或いは窒化膜は、それぞれ異なるエッチング処理室で処
理するものである。Further, the first metal film and the second metal film or the nitride film are processed in different etching processing chambers.
【００２０】[0020]
【作用】本発明の半導体装置の製造方法では、高融点金
属を含む金属層をドライエッチングする工程において、
金属膜，窒化膜，或いは少なくともこれらの一つを含む
積層構造の膜をマスクとして用いることにより、エッチ
ング選択比を向上させ、従来では困難であったドライエ
ッチング後のマスク材の除去を容易に除去する。In the method of manufacturing a semiconductor device of the present invention, in the step of dry etching the metal layer containing the refractory metal,
By using a metal film, a nitride film, or a film having a laminated structure including at least one of these as a mask, the etching selection ratio is improved, and removal of the mask material after dry etching, which was difficult in the past, can be easily removed. To do.
【００２１】[0021]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【００２２】（実施例１）図１及び図２は本発明の実施
例１を説明するための半導体装置の断面図である。(Embodiment 1) FIGS. 1 and 2 are sectional views of a semiconductor device for explaining an embodiment 1 of the present invention.
【００２３】図１を参照すると、本実施例に用いる試料
の作成は、以下のようになっている。まず、表面が絶縁
膜２に覆われた半導体基板１上に、バリアメタル膜であ
る窒化チタン（ＴｉＮ）膜３を膜厚１５０ｎｍ程度スパ
ッタリングにより堆積する。さらに、バリアメタル膜３
上に膜厚５００ｎｍ程度のタングステン膜４を堆積し、
タングステン膜４上にマスクとなるＴｉＮ膜５を１５０
ｎｍ程度堆積し、ＴｉＮ膜５上に所定のパターンを有す
るレジスト膜６を形成する。Referring to FIG. 1, preparation of the sample used in this example is as follows. First, a titanium nitride (TiN) film 3 that is a barrier metal film is deposited on the semiconductor substrate 1 whose surface is covered with the insulating film 2 by sputtering to have a film thickness of about 150 nm. Furthermore, the barrier metal film 3
A tungsten film 4 having a film thickness of about 500 nm is deposited thereon,
A TiN film 5 serving as a mask is formed on the tungsten film 4 by 150
The TiN film 5 is deposited to a thickness of about nm to form a resist film 6 having a predetermined pattern.
【００２４】本実施例では、陰極結合方式で放電励起周
波数が１３．５６ＭＨｚの平行平板型のＲＩＥ装置を用
い、ガス系を変える以外は、電力密度約０．７Ｗ／ｃｍ
2，エッチング処理室の圧力約１０Ｐａの条件でエッチ
ングを行っている。In this embodiment, a parallel plate type RIE apparatus of the cathode coupling type with a discharge excitation frequency of 13.56 MHz is used, and the power density is about 0.7 W / cm except that the gas system is changed.
2. Etching is performed under the condition that the pressure in the etching processing chamber is about 10 Pa.
【００２５】第１の段階として、図２（ａ）に示すよう
にレジスト膜６をマスクとして上層のＴｉＮ膜５をＣｌ
2／Ｎ2＝１００／２０ｓｃｃｍの流量でエッチングす
る。このときタングステン膜４に対して十分にオーバー
エッチングを行っても、タングステン膜４は塩素系のガ
スではほとんどエッチングされない。As a first step, as shown in FIG. 2A, the upper TiN film 5 is Cl with the resist film 6 as a mask.
Etching is performed at a flow rate of 2 / N 2 = 100/20 sccm. At this time, even if the tungsten film 4 is sufficiently over-etched, the tungsten film 4 is hardly etched by the chlorine-based gas.
【００２６】次に同一処理室において上層ＴｉＮ膜５と
レジスト膜６をマスクにして、ＳＦ6／Ｎ2＝２００／２
０ｓｃｃｍの流量でタングステン膜４をエッチングす
る。エッチング終了時点では図２（ｂ）に示すようにレ
ジスト膜６は極くわずかしか残っていない。これは従来
の技術でも説明したように、フッ素系ガスでは、タング
ステン膜４とレジスト膜６のエッチング選択比が高くな
いためである。しかし、レジスト膜６の下（タングステ
ン膜４の上）にはＴｉＮ膜５が存在するので、図２
（ｂ）に示すようにレジスト膜６が無くなってもタング
ステン膜４がエッチングされることは無い。Next, in the same processing chamber, using the upper TiN film 5 and the resist film 6 as a mask, SF 6 / N 2 = 200/2
The tungsten film 4 is etched at a flow rate of 0 sccm. At the end of etching, as shown in FIG. 2B, very little resist film 6 remains. This is because the etching selection ratio between the tungsten film 4 and the resist film 6 is not high with a fluorine-based gas, as described in the related art. However, since the TiN film 5 exists below the resist film 6 (on the tungsten film 4), the TiN film 5 shown in FIG.
As shown in (b), even if the resist film 6 is lost, the tungsten film 4 is not etched.
【００２７】次にガスを上層のＴｉＮ膜５をエッチング
したときと同じＣｌ2／Ｎ2＝１００／２０ｓｃｃｍに切
り換えて上層のＴｉＮ膜５及びバリアメタルである下層
のＴｉＮ膜３を同時にエッチングする。このとき、上層
ＴｉＮ膜５の表面にはレジスト膜６が存在しているので
（図２（ｂ））、上層ＴｉＮ膜５を除去するのに要する
エッチング時間は、下層ＴｉＮ膜３を除去するのに要す
る時間よりも長くなる。そのため、上，下層のＴｉＮ膜
５，３を全て除去した時点でのエッチング形状は、図２
（ｃ）に示すようにバリアメタル下の絶縁膜２が若干エ
ッチングされている。しかし、通常、半導体装置を製造
する際には十分にオーバーエッチングを施して配線間が
電気的に短絡（ショート）するのを防ぐため、図２
（ｃ）の結果はむしろ好ましいと言える。Then, the gas is switched to Cl 2 / N 2 = 100/20 sccm, which is the same as when the upper TiN film 5 is etched, and the upper TiN film 5 and the lower TiN film 3 which is a barrier metal are simultaneously etched. At this time, since the resist film 6 is present on the surface of the upper TiN film 5 (FIG. 2B), the etching time required for removing the upper TiN film 5 is the same as that for removing the lower TiN film 3. It will take longer than that. Therefore, the etching shape at the time when all the upper and lower TiN films 5 and 3 are removed is shown in FIG.
As shown in (c), the insulating film 2 under the barrier metal is slightly etched. However, in order to prevent an electrical short circuit between wiring lines, it is usually necessary to over-etch the semiconductor device when manufacturing the semiconductor device.
The result of (c) is rather favorable.
【００２８】（実施例２）図３は、本発明の実施例２を
説明するための半導体装置の断面図である。(Embodiment 2) FIG. 3 is a sectional view of a semiconductor device for explaining Embodiment 2 of the present invention.
【００２９】実施例２において、上層のＴｉＮ膜５をエ
ッチングするまでは実施例１と同じである（図２
（ａ））。実施例２では、上層ＴｉＮ膜５をエッチング
後、半導体基板１を第２のエッチング処理室に移動さ
せ、酸素ガスを用いてレジスト膜６の灰化（アッシン
グ）処理を行う（図３（ａ））。The second embodiment is the same as the first embodiment until the upper TiN film 5 is etched (FIG. 2).
(A)). In Example 2, after etching the upper TiN film 5, the semiconductor substrate 1 is moved to the second etching processing chamber, and the resist film 6 is ashed by using oxygen gas (FIG. 3A). ).
【００３０】その後、再び上層ＴｉＮ膜５をエッチング
した処理室に移動させるか、もしくは第３のエッチング
処理室に移動させ、上層ＴｉＮ膜５をマスクにして実施
例１と同様にＳＦ6／Ｎ2＝２００／２０ｓｃｃｍのガス
流量でタングステン膜４をエッチングする。（図３
（ｂ）））。このときは実施例１とは異なり、上層のＴ
ｉＮ膜５が全面露出しているので、タングステン膜４と
のエッチング選択比は実施例１に比べ、より重要にな
る。しかし、本実施例に用いているエッチング条件下で
は、タングステン膜とＴｉＮ膜とのエッチング選択比は
約５なので、ＴｉＮ膜５の膜厚が１５０ｎｍ程度あれ
ば、５００ｎｍのタングステン膜４は十分なマージンを
保ちつつエッチングが可能である。After that, the upper TiN film 5 is moved again to the etching chamber or the third etching chamber, and the upper TiN film 5 is used as a mask to form SF 6 / N 2 as in the first embodiment. The tungsten film 4 is etched at a gas flow rate of = 200/20 sccm. (Fig. 3
(B))). At this time, unlike the case of Example 1, the upper T
Since the iN film 5 is entirely exposed, the etching selection ratio with respect to the tungsten film 4 becomes more important than in the first embodiment. However, under the etching conditions used in this embodiment, since the etching selection ratio between the tungsten film and the TiN film is about 5, if the thickness of the TiN film 5 is about 150 nm, the tungsten film 4 of 500 nm has a sufficient margin. It is possible to etch while maintaining.
【００３１】タングステン膜４のエッチング後、ガスを
再びＣｌ2／Ｎ2＝１００／２０ｓｃｃｍに切り換えてバ
リアメタルである下層のＴｉＮ膜３と上層のＴｉＮ膜５
をエッチングする（図３（ｃ））。この時点ではレジス
ト膜６は除去されているため、ある一定のエッチング時
間に対する上，下層ＴｉＮ膜５，３のエッチング量も特
定でき、オーバーエッチングも含めて最適なエッチング
時間を設定できるという利点が有る。また、実質的に半
導体基板全面でのエッチングになるので、エッチング終
点検出（エンドポイント）も容易である。尚、実施例
１，２共に、タングステン膜４のエッチングは波長７０
４ｎｍ光学フィルターを用いて終点を検出しており、上
層ＴｉＮ膜５及びバリアメタルＴｉＮ膜３のエッチング
は時間指定で行った。After etching the tungsten film 4, the gas is switched again to Cl 2 / N 2 = 100/20 sccm and the lower TiN film 3 and the upper TiN film 5 which are barrier metals.
Is etched (FIG. 3C). Since the resist film 6 is removed at this point, the etching amounts of the upper and lower TiN films 5 and 3 can be specified with respect to a certain etching time, and there is an advantage that an optimum etching time including overetching can be set. . Further, since the etching is substantially performed on the entire surface of the semiconductor substrate, it is easy to detect the etching end point (end point). In both Examples 1 and 2, the tungsten film 4 was etched at a wavelength of 70
The end point was detected using a 4 nm optical filter, and the etching of the upper TiN film 5 and the barrier metal TiN film 3 was performed at a designated time.
【００３２】なお、上記実施例１及び実施例２では、高
融点金属を含む金属膜としてタングステンを採用した
が、タングステン合金，チタン，チタン合金，タンタ
ル，タンタル合金，モリブデン，モリブデン合金に対し
ても、さらにはタングステンを含めたこれらの金属膜を
適宜に組合せた積層膜に対しても、本発明は適用でき
る。また、マスクとなる上層の金属層或いは絶縁層にＴ
ｉＮを採用したが、ＳｉＮ，ＳｉＯＮ等でも良い。Although tungsten is used as the metal film containing the refractory metal in the above-described first and second embodiments, tungsten alloy, titanium, titanium alloy, tantalum, tantalum alloy, molybdenum, molybdenum alloy is also used. Further, the present invention can be applied to a laminated film in which these metal films including tungsten are appropriately combined. In addition, T is formed on the upper metal layer or the insulating layer serving as a mask.
Although iN is used, SiN, SiON or the like may be used.
【００３３】また、フッ素系ガスとしてＳＦ6を採用し
たが、ＣＦ4，ＮＦ3等でも良い。また、塩素系ガスとし
てＣｌ2を採用したが、ＣＣｌ4，ＣＣｌ2，Ｆ2，ＢＣｌ
3等でも良い。Although SF 6 is used as the fluorine-based gas, CF 4 , NF 3 or the like may be used. Although Cl 2 is used as the chlorine-based gas, CCl 4 , CCl 2 , F 2 and BCl are used.
3rd grade is fine.
【００３４】[0034]
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によると、金属層或いは絶縁層をマスクとし
て高融点金属を含む金属層をエッチングすることによ
り、エッチングレートの対マスク選択比を十分に確保し
つつ、かつ、マスク材の剥離を容易にし、所望の配線形
状，所望の配線幅，所望の配線高，所望の配線抵抗を有
する配線が容易に形成される。As described above, according to the method for manufacturing a semiconductor device of the present invention, the metal layer containing the refractory metal is etched by using the metal layer or the insulating layer as a mask, so that the selectivity of the etching rate with respect to the mask is increased. Wiring having a desired wiring shape, a desired wiring width, a desired wiring height, and a desired wiring resistance can be easily formed while sufficiently securing the mask material and facilitating the peeling of the mask material.
【図１】本発明の実施例１を説明するための半導体装置
の断面図である。FIG. 1 is a sectional view of a semiconductor device for explaining a first embodiment of the present invention.
【図２】上記実施例１を説明するための半導体装置の断
面図である。FIG. 2 is a cross-sectional view of a semiconductor device for explaining the first embodiment.
【図３】本発明の実施例２を説明するための半導体装置
の断面図である。FIG. 3 is a sectional view of a semiconductor device for explaining a second embodiment of the present invention.
【符号の説明】 １ 半導体基板 ２ 絶縁膜 ３ 下層ＴｉＮ膜（バリアメタル） ４ タングステン膜 ５ 上層ＴｉＮ膜（マスク材） ６ レジスト膜[Explanation of reference numerals] 1 semiconductor substrate 2 insulating film 3 lower layer TiN film (barrier metal) 4 tungsten film 5 upper layer TiN film (mask material) 6 resist film
Claims (8)
体装置の製造方法であって、 高融点金属を主成分とする第２の金属膜，窒化膜、或い
は少なくともこれらの一つを含む積層構造の膜をマスク
として、前記第１の金属膜をエッチングすることを特徴
とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device, wherein a first metal film is subjected to an etching treatment, which comprises a second metal film containing a refractory metal as a main component, a nitride film, or a laminated structure including at least one of them. The method of manufacturing a semiconductor device, wherein the first metal film is etched using the film of 1. as a mask.
マスク形成工程と、エッチング工程とを有し、金属膜を
エッチング処理する半導体装置の製造方法であって、 絶縁膜形成工程は、半導体基板上に絶縁膜を形成するも
のであり、 金属膜形成工程は、前記絶縁膜上に高融点金属を主成分
とする第１の金属膜を形成するものであり、 マスク形成工程は、前記第１の金属膜上に、高融点金属
を主成分とする第２の金属膜或いは窒化膜の単層膜、又
は少なくともこれらの一つを含む積層構造の膜を形成
し、その上層に所定のマスクパターンをもつレジスト膜
を形成し、該レジスト膜をマスクとして前記単層膜或い
は積層構造の膜をエッチングして金属膜エッチング用の
マスクを形成するものであり、 エッチング工程は、前記金属膜エッチング用の単層膜或
いは積層構造の膜をマスクとして、第１の金属膜をエッ
チングするものであることを特徴とする請求項１に記載
の半導体装置の製造方法。2. An insulating film forming step, a metal film forming step,
A method of manufacturing a semiconductor device, comprising a mask forming step and an etching step, wherein a metal film is subjected to an etching treatment, wherein the insulating film forming step forms an insulating film on a semiconductor substrate. Is for forming a first metal film containing a refractory metal as a main component on the insulating film. In the mask forming step, a first metal film containing a refractory metal as a main component is formed on the first metal film. 2 a single layer film of a metal film or a nitride film, or a film having a laminated structure containing at least one of these films, and a resist film having a predetermined mask pattern is formed thereover, and using the resist film as a mask A single-layer film or a film having a laminated structure is etched to form a mask for etching a metal film, and the etching step uses the single-layer film or a film having a laminated structure for etching the metal film as a mask. Money The method of manufacturing a semiconductor device according to claim 1, wherein the metal film is etched.
チング用の単層膜或いは積層構造の膜上のレジスト膜を
除去した後、レジスト膜をもたない金属膜エッチング用
の単層膜或いは積層構造の膜をマスクとして第１の金属
膜をエッチングするものであることを特徴とする請求項
２に記載の半導体装置の製造方法。3. In the etching step, after removing the resist film on the single-layer film or laminated film for etching the metal film, the single-layer film or laminated structure for etching the metal film having no resist film is removed. 3. The method of manufacturing a semiconductor device according to claim 2, wherein the first metal film is etched using the film of 1. as a mask.
てエッチングすることを特徴とする請求項１，２又は３
に記載の半導体装置の製造方法。4. The method according to claim 1, wherein the first metal film is etched using a fluorine-based gas.
A method of manufacturing a semiconductor device according to item 1.
エッチングすることを特徴とする請求項２又は３に記載
の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 2, wherein the second metal film is etched using a chlorine-based gas.
Ｍｏ及びこれらの化合物であることを特徴とする請求項
１，２，３又は４に記載の半導体装置の製造方法。6. The first metal film comprises W, Ti, Ta,
5. The method for manufacturing a semiconductor device according to claim 1, wherein the compound is Mo or a compound thereof.
ｏ，Ｃｕ，Ｉｎ，Ｎｉ及びこれらの化合物から選択され
たものであることを特徴とする請求項１，２，３，４又
は５に記載の半導体装置の製造方法。7. The second metal film is made of Ti, Ta, M.
6. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is selected from o, Cu, In, Ni and compounds thereof.
は窒化膜は、それぞれ異なるエッチング処理室で処理す
ることを特徴とする請求項１，２，３，４又は５に記載
の半導体装置の製造方法。8. The first metal film and the second metal film or the nitride film are processed in different etching processing chambers from each other. Manufacturing method of semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32755994A JPH08186120A (en) | 1994-12-28 | 1994-12-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32755994A JPH08186120A (en) | 1994-12-28 | 1994-12-28 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186120A true JPH08186120A (en) | 1996-07-16 |
Family
ID=18200425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32755994A Pending JPH08186120A (en) | 1994-12-28 | 1994-12-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186120A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100248345B1 (en) * | 1996-12-31 | 2000-03-15 | 김영환 | Method of forming metal interconnector in semiconductor device |
| EP1001459A2 (en) * | 1998-09-09 | 2000-05-17 | Texas Instruments Incorporated | Integrated circuit comprising a capacitor and method |
| US6143654A (en) * | 1998-01-13 | 2000-11-07 | Samsung Electronics Co. Ltd. | Method of forming tungsten pattern for a semiconductor device |
| JP2008270522A (en) * | 2007-04-20 | 2008-11-06 | Oki Electric Ind Co Ltd | Manufacturing method of semiconductor device |
| JP2011228424A (en) * | 2010-04-19 | 2011-11-10 | Oki Semiconductor Co Ltd | Semiconductor device manufacturing method |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163341A (en) * | 1986-01-14 | 1987-07-20 | Fujitsu Ltd | Patterning method for high melting-point metallic film |
| JPS647621A (en) * | 1987-06-30 | 1989-01-11 | Yokogawa Electric Corp | Manufacture of mesfet |
| JPS6413741A (en) * | 1987-06-12 | 1989-01-18 | Hewlett Packard Yokogawa | Formation of tungsten structure |
| JPH0273642A (en) * | 1988-09-08 | 1990-03-13 | Nec Corp | Manufacture of semiconductor device |
| JPH06291089A (en) * | 1991-10-28 | 1994-10-18 | American Teleph & Telegr Co <Att> | Formation of tungsten layer with pattern |
-
1994
- 1994-12-28 JP JP32755994A patent/JPH08186120A/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163341A (en) * | 1986-01-14 | 1987-07-20 | Fujitsu Ltd | Patterning method for high melting-point metallic film |
| JPS6413741A (en) * | 1987-06-12 | 1989-01-18 | Hewlett Packard Yokogawa | Formation of tungsten structure |
| JPS647621A (en) * | 1987-06-30 | 1989-01-11 | Yokogawa Electric Corp | Manufacture of mesfet |
| JPH0273642A (en) * | 1988-09-08 | 1990-03-13 | Nec Corp | Manufacture of semiconductor device |
| JPH06291089A (en) * | 1991-10-28 | 1994-10-18 | American Teleph & Telegr Co <Att> | Formation of tungsten layer with pattern |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100248345B1 (en) * | 1996-12-31 | 2000-03-15 | 김영환 | Method of forming metal interconnector in semiconductor device |
| US6143654A (en) * | 1998-01-13 | 2000-11-07 | Samsung Electronics Co. Ltd. | Method of forming tungsten pattern for a semiconductor device |
| KR100278652B1 (en) * | 1998-01-13 | 2001-02-01 | 윤종용 | Manufacturing method of tungsten pattern for semiconductor device |
| EP1001459A2 (en) * | 1998-09-09 | 2000-05-17 | Texas Instruments Incorporated | Integrated circuit comprising a capacitor and method |
| EP1001459A3 (en) * | 1998-09-09 | 2000-09-20 | Texas Instruments Incorporated | Integrated circuit comprising a capacitor and method |
| JP2008270522A (en) * | 2007-04-20 | 2008-11-06 | Oki Electric Ind Co Ltd | Manufacturing method of semiconductor device |
| JP2011228424A (en) * | 2010-04-19 | 2011-11-10 | Oki Semiconductor Co Ltd | Semiconductor device manufacturing method |
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