KR20040057817A - Method for forming metal contact of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 메탈 콘택 형성 방법에 관한 것으로, 보다 상세하게는 상부 전극 증착 후 질화막을 증착하여 질화막을 식각 정지막으로 이용함으로써, 상부 전극 폴리실리콘의 손실을 줄이고, 메탈 콘택 식각을 충분히 실시할 수 있어 공정 마진을 증가시킬 수 있고, 메탈 콘택 형성시 질화막 스페이서로 인해 메탈 콘택 마스킹 종정에서 오버레이 마진을 증가시킬 수 있는 반도체 소자의 메탈 콘택 형성 방법에 관한 것이다.The present invention relates to a method for forming a metal contact of a semiconductor device, and more particularly, by depositing a nitride film after deposition of the upper electrode and using the nitride film as an etch stop layer, thereby reducing the loss of the upper electrode polysilicon and sufficiently performing metal contact etching. The present invention relates to a metal contact forming method of a semiconductor device capable of increasing process margins and increasing overlay margin at a metal contact masking termination due to nitride film spacers during metal contact formation.
일반적으로, 로직 연산을 하는 로직 소자와 기억 소자인 메모리 소자는 별도로 제조하였다. 이들 로직 소자와 메모리 소자는 필요에 따라 기판상에서 시스템으로 집적(intergration)하였으나, 소자의 집적도가 점점 증가함에 따라 연산 속도의 향상과 효율을 증대시키기 위해 로직 소자와 메모리 소자를 동일 칩 상에 제조하는 시스템 온 칩 소자의 중요도가 높아지고 있다.In general, logic devices that perform logic operations and memory devices that are memory devices are manufactured separately. These logic devices and memory devices are integrated into a system on a substrate as needed, but as the degree of integration increases, logic and memory devices are fabricated on the same chip in order to improve computational speed and increase efficiency. The importance of system-on-chip devices is increasing.
상기 종래의 시스템 온칩 소자는, 전술한 바와 같이, 메모리 영역과 로직 영역을 포함하고 있는데, 상기 메모리 영역에 셀 캐패시터가 형성되는 것으로 인해 메모리 영역과 로직 영역간의 단차가 발생하게 되므로, 그 제조에 어려움을 겪는 문제점이 있다.As described above, the conventional system-on-chip device includes a memory area and a logic area, and a step between the memory area and the logic area occurs due to the formation of a cell capacitor in the memory area. There is a problem going through.
이러한 종래 기술에 의한 시스템 온칩 소자의 문제점을 예시된 도면을 참조하여 설명하면 다음과 같다.The problem of the system on chip device according to the prior art will be described with reference to the illustrated drawings.
도1a 내지 도1c는 종래 기술에 의한 반도체 소자의 메탈 콘택 형성 방법을 나타낸 공정도이다.1A to 1C are process diagrams illustrating a metal contact forming method of a semiconductor device according to the prior art.
먼저, 도1a에 도시된 바와 같이 반도체 기판(100)에 통상의 LOCOS 또는 STI 소자분리 공정을 진행하여 소자 분리막(미도시함)을 형성하여 액티브 영역을 정의한다. 이어서, 로직 영역(C) 영역을 정의하고, 셀 영역(A)과 페리 영역(B)로 구성되는 디램 영역(D)의 액티브 영역에 다수의 워드 라인(101)을 형성한 후, 전체 구조상에 BPSG막으로 제 1 층간 절연막(102)을 증착한 후 질화막(103)을 차례로 증착한다.First, as shown in FIG. 1A, an isolation region (not shown) is formed on a semiconductor substrate 100 to form an active region, thereby defining an active region. Subsequently, the logic region C region is defined, and a plurality of word lines 101 are formed in the active region of the DRAM region D including the cell region A and the ferry region B, and then on the entire structure. After the first interlayer insulating film 102 is deposited using the BPSG film, the nitride film 103 is sequentially deposited.
그리고 나서, 상기 제 1 층간 절연막(102) 및 질화막(103)의 일부분을 식각하여 콘택홀을 형성한 후, 캐패시터 제조 공정 통해 디램 영역(D)에 하부 전극(104)을 형성한다.Subsequently, a portion of the first interlayer insulating layer 102 and the nitride layer 103 is etched to form a contact hole, and then a lower electrode 104 is formed in the DRAM region D through a capacitor manufacturing process.
이때, 질화막(103)은 후속 공정시 캐패시터가 형성될 공간을 확보하기 위한 식각 공정시에 식각 방지(etch barrier) 역할을 한다.In this case, the nitride film 103 serves as an etch barrier during an etching process to secure a space where a capacitor is to be formed in a subsequent process.
그리고 나서 도 1b에 도시된 바와 같이, 하부 전극(104)이 형성된 결과물 상에 상부 전극(105)용 폴리실리콘을 증착한 후 상부 전극(105)을 패터닝하기 위한 포토레지스트 패턴(106)을 형성한다. 상기의 포토레지스트 패턴(106)을 이용한 식각 공정을 통해 상부 전극(106)을 패터닝한다.Then, as shown in FIG. 1B, polysilicon for the upper electrode 105 is deposited on the resultant on which the lower electrode 104 is formed, and then a photoresist pattern 106 for patterning the upper electrode 105 is formed. . The upper electrode 106 is patterned through an etching process using the photoresist pattern 106.
이어서, 도1c에 도시된 바와 같이 제 2 층간 절연막(ILD:Inter Layer dielectric:107)으로 BPSG막을 증착한 후 희생 산화막(108)으로 PE-TEOS(plasma enhanced-Tetraethyl orthosilicate)를 형성한 다음, 메탈 콘택을 패터닝 하기 위한 메탈 콘택용 포토레지스트 패턴(109)을 형성한다.Subsequently, as illustrated in FIG. 1C, a BPSG film is deposited using a second interlayer dielectric (ILD: Inter Layer dielectric) 107, and then a plasma enhanced-tetraethyl orthosilicate (PE-TEOS) is formed from the sacrificial oxide film 108. A photoresist pattern 109 for metal contact is formed to pattern the contact.
그런 다음 도 1d에 나타난 바와 같이 상기 메탈 콘택용 포토레지스트 패턴(109)을 이용한 식각 공정을 통해 메탈 콘택(M1CT)을 형성한다.Then, as shown in FIG. 1D, the metal contact M1CT is formed through an etching process using the photoresist pattern 109 for metal contact.
그러나, 이러한 종래 기술에 의한 메탈 콘택 형성 방법은 캐패시터를 스택 방식으로 형성하므로, 로직 영역(A)에는 캐패시터가 없기 때문에 메탈 콘택 형성시 식각 타겟에 매우 많은 차이가 발생하게되어, 디램(D) 영역의 캐패시터에 형성되는 메탈 콘택홀 부분에서 상부 전극의 손실이 심해진다.However, since the metal contact formation method according to the related art forms a capacitor in a stacked manner, since there is no capacitor in the logic region A, a very large difference occurs in the etching target when forming the metal contact, and thus, the DRAM D region. In the metal contact hole portion formed in the capacitor of the loss of the upper electrode is severe.
따라서, 이러한 상부 전극의 폴리 실리콘의 손실 증가로 인해 상부 전극의 폴리실리콘 두께를 증가시키고, 그로 인해 상부 전극과 메탈 콘택간의 오버레이 마진이 작아지고, 디램 영역(D) 및 로직 영역(C)의 단차가 증가하게 되는 문제점이 있었다.Therefore, the increased loss of polysilicon of the upper electrode increases the polysilicon thickness of the upper electrode, thereby reducing the overlay margin between the upper electrode and the metal contact, resulting in a step between the DRAM area D and the logic area C. There was a problem that increases.
상기와 같은 문제점을 해결하기 위한 본 발명은 상부 전극 물질 증착 후 일정 두께의 질화막을 증착하고, 상기 질화막을 식각 정지막으로 이용하여 상부 전극 패터닝 및 메탈 콘택을 형성함으로써, 메탈 콘택 형성시 상부 전극의 손실을 줄일 뿐만 아니라 오버레이 마진을 확보하기 위한 반도체 소자의 메탈 콘택 형성 방법을 제공하기 위한 것이다.The present invention for solving the above problems is to deposit a nitride film of a predetermined thickness after the deposition of the upper electrode material, and to form the upper electrode patterning and metal contacts using the nitride film as an etch stop layer, to form a metal contact of the upper electrode To provide a method for forming a metal contact of a semiconductor device to reduce the loss as well as to secure an overlay margin.
도1a 내지 도1c는 종래 기술에 의한 반도체 소자의 메탈 콘택 형성 방법을 나타낸 공정도이다.1A to 1C are process diagrams illustrating a metal contact forming method of a semiconductor device according to the prior art.
도2a 내지 도2c는 본 발명에 의한 반도체 소자의 메탈 콘택의 형성 방법을 나타낸 공정도이다.2A to 2C are process drawings showing a method for forming a metal contact of a semiconductor device according to the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
100 : 반도체 기판 101 : 워드라인100 semiconductor substrate 101 word line
102 : 제 1 층간 절연막 103 : 제 1 질화막102: first interlayer insulating film 103: first nitride film
104 : 하부 전극 105 : 상부 전극104: lower electrode 105: upper electrode
107 : 제 2 층간 절연막 109 : 포토레지스트107: second interlayer insulating film 109: photoresist
110 : 제 2 질화막110: second nitride film
상기와 같은 목적을 실현하기 위한 본 발명은 다수개의 워드라인 및 하부 전극이 형성된 반도체 기판 상에 상부 전극용 폴리실리콘 및 질화막을 증착하는 단계와, 상기 질화막 및 상부 전극용 폴리실리콘을 패터닝하는 단계와, 상기 상부 전극이 패터닝된 결과물 상에 층간 절연막 및 희생산화막을 형성한 후 메탈 콘택용 포토레지스트 패턴을 이용하여 메탈 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 콘택 형성 방법에 관한 것이다.The present invention for achieving the above object is a step of depositing a polysilicon and nitride film for the upper electrode on a semiconductor substrate formed with a plurality of word lines and the lower electrode, patterning the nitride film and polysilicon for the upper electrode and And forming a metal contact using a photoresist pattern for metal contact after forming an interlayer insulating film and a sacrificial oxide film on the resultant patterned upper electrode. will be.
이와 같이 본 발명은 상부 전극 물질 증착 후 일정 두께의 질화막을 증착하여 질화막을 식각 정지막으로 이용하여 메탈 콘택을 형성 함으로써, 메탈 콘택 식각을 충분히 실시할 수 있어 공정 마진을 증가시킬 있다.As described above, according to the present invention, by depositing a nitride film having a predetermined thickness after depositing the upper electrode material to form a metal contact using the nitride film as an etch stop layer, the metal contact etching can be sufficiently performed to increase the process margin.
상기 질화막은 후속 메탈 콘택 형성 공정시 식각 정지막으로 사용하기 위하여 500~700Å의 두께로 증착함이 바람직하며, 1000±500mT의 압력과 800±400W의 파워로 CF4/CHF3/Ar 가스의 조합으로 이루어진 플라즈마를 이용하여 식각함이 바람직하다.The nitride film is preferably deposited to a thickness of 500 ~ 700Å for use as an etch stop film during the subsequent metal contact formation process, a combination of CF 4 / CHF 3 / Ar gas at a pressure of 1000 ± 500mT and 800 ± 400W It is preferable to etch using a plasma consisting of.
또한, 상기 상부 전극은 10±5mT의 압력과, 상부 파워 400±200W, 하부 파워 100±50W에서 Cl2/HBr/O2/N2가스의 조합으로 이루어진 플라즈마를 사용하여 식각하는 것이 바람직하다.In addition, the upper electrode is preferably etched using a plasma consisting of a combination of Cl 2 / HBr / O 2 / N 2 gas at a pressure of 10 ± 5mT, the upper power 400 ± 200W, the lower power 100 ± 50W.
상기 층간 절연막은 BPSG막으로 형성하며, 실리콘에 대한 식각선택비를 증가시켜 실리콘의 손실을 최소화할 수 있도록 CH2F2가스를 주 가스로 하는 C5F8/CH2F2/Ar 가스의 조합으로 이루어진 플라즈마를 이용하여 30±10mT의 압력과 상부 파워 2000±500W와, 하부 파워 1700±500W에서 식각함이 바람직하다.The interlayer insulating film and formed in a BPSG film, to increase the selected etching ratio of the silicon of the C 5 F 8 / CH 2 F 2 / Ar gas to the CH 2 F 2 gas to minimize the loss of silicon as a main gas It is preferable to etch at a pressure of 30 ± 10 mT, an upper power of 2000 ± 500 W, and a lower power of 1700 ± 500 W using a combination plasma.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도2a 내지 도2c는 본 발명에 의한 반도체 소자의 메탈 콘택의 형성 방법을 나타낸 공정도이다.2A to 2C are process drawings showing a method for forming a metal contact of a semiconductor device according to the present invention.
우선, 도2a에 도시된 바와 같이 반도체 기판(100)에 통상의 LOCOS 또는 STI 소자 분리 공정을 통해 소자 분리막(미도시함)을 형성하여 액티브 영역을 형성한다. 로직 영역(C)을 정의하고, 셀 영역(A) 및 페리 영역(B)로 구성되는 디램 영역(D)의 액티브 영역에 다수의 워드 라인(101)을 형성한다.First, as shown in FIG. 2A, an isolation region (not shown) is formed on the semiconductor substrate 100 through a conventional LOCOS or STI isolation process to form an active region. The logic region C is defined, and a plurality of word lines 101 are formed in an active region of the DRAM region D including the cell region A and the ferry region B.
이어서, 상기 워드라인이 형성된 결과물 상에 BPSG막으로 제 1 층간 절연막(102)을 증착한 후 제 1 질화막(103)을 차례로 증착한다. 그리고, 제 1 층간 절연막(102) 및 제 1 질화막(103)의 일부분을 식각하여 콘택홀을 형성한 후, 캐패시터 제조 공정을 통해 디램 영역(D)에 하부 전극(104)을 형성한다.Subsequently, the first interlayer insulating film 102 is deposited using the BPSG film on the resulting word line, and the first nitride film 103 is sequentially deposited. A portion of the first interlayer insulating layer 102 and the first nitride layer 103 is etched to form a contact hole, and then a lower electrode 104 is formed in the DRAM region D through a capacitor manufacturing process.
이때, 제 1 질화막(103)은 후속 공정시 캐패시터가 형성될 공간을 확보하기 위한 식각 공정시에 식각 방지(etch barrier) 역할을 한다.In this case, the first nitride layer 103 may serve as an etch barrier during an etching process to secure a space where a capacitor is to be formed in a subsequent process.
이어서, 하부 전극(104)이 형성된 결과물 상에 상부 전극(105)용 폴리실리콘을 증착한 후 제 2 질화막(110)을 500~700Å의 두께로 증착한다. 그리고 나서, 상부 전극(105)을 패터닝하기 위한 포토레지스트 패턴(106)을 형성한 후 이를 이용한식각 공정을 통해 제 2 질화막(110) 및 상부 전극(106)을 패터닝하여 상부 전극(106)이 하부 전극(104)에 개별적으로 연결되도록 한다.Subsequently, after depositing polysilicon for the upper electrode 105 on the resultant on which the lower electrode 104 is formed, the second nitride film 110 is deposited to a thickness of 500 to 700 Å. Then, the photoresist pattern 106 for patterning the upper electrode 105 is formed, and then the second nitride film 110 and the upper electrode 106 are patterned through an etching process using the same, so that the upper electrode 106 is lowered. It is individually connected to the electrode 104.
상기 제 2 질화막(110)은 후속 메탈 콘택 형성시 식각 정지막 역할을 함으로써, 메탈 콘택 식각을 충분히 실시할 수 있어 공정 마진을 증가시킬 있다.The second nitride layer 110 may serve as an etch stop layer during subsequent metal contact formation, thereby sufficiently performing metal contact etching, thereby increasing process margin.
또한, 상기 제 2 질화막(110)은 1000±500mT의 압력과 800±400W의 파워로 CF4/CHF3/Ar 가스의 조합으로 이루어진 플라즈마를 이용하여 식각하며, 상기 상부 전극은 10±5mT의 압력과, 상부 파워 400±200W, 하부 파워 100±50W에서 Cl2/HBr/O2/N2가스의 조합으로 이루어진 플라즈마를 사용하여 식각하는 것이 바람직하다.In addition, the second nitride film 110 is etched using a plasma composed of a combination of CF 4 / CHF 3 / Ar gas at a pressure of 1000 ± 500 mT and a power of 800 ± 400W, the upper electrode is a pressure of 10 ± 5 mT And etching using a plasma composed of a combination of Cl 2 / HBr / O 2 / N 2 gas at an upper power of 400 ± 200 W and a lower power of 100 ± 50 W.
그런 다음 도2b에 도시된 바와 같이, 제 2 층간 절연막(ILD:Inter Layer dielectric:107)으로 BPSG막을 증착한 후 희생 산화막(108)으로 PE-TEOS(plasma enhanced-Tetraethyl orthosilicate)를 형성한 후 메탈 콘택용 포토레지스트 패턴(109)을 형성한다.Next, as shown in FIG. 2B, a BPSG film is deposited using a second interlayer dielectric (ILD: Inter Layer dielectric: 107), and then a PE-TEOS (plasma enhanced-Tetraethyl orthosilicate) is formed from the sacrificial oxide film 108. A contact photoresist pattern 109 is formed.
도2c를 참조하면, 상기 메탈 콘택용 포토레지스트 패턴(109)을 이용한 식각 공정은 통해 메탈 콘택(M1CT)을 형성한다.Referring to FIG. 2C, an etching process using the photoresist pattern 109 for metal contact forms a metal contact M1CT.
이때, 메탈 콘택 형성시 상기 BPSG 층간 절연막(107)은 실리콘에 대한 식각선택비를 증가시켜 실리콘의 손실을 최소화할 수 있도록 CH2F2가스를 주 성분으로 하는 C5F8/CH2F2/Ar 가스의 조합으로 이루어진 플라즈마를 이용하여 30±10mT의 압력과 상부 파워 2000±500W와, 하부 파워 1700±500W에서 식각함이 바람직하다.At this time, the BPSG interlayer insulating film 107 so as to minimize the loss of the silicon by increasing the selection etching ratio of the silicon CH 2 F 2 C to a gas as a main component 5 F 8 / CH 2 F 2 si-metal contact formed It is preferable to etch at a pressure of 30 ± 10 mT, an upper power of 2000 ± 500 W, and a lower power of 1700 ± 500 W using a plasma composed of a combination of / Ar gas.
상기한 바와 같이 본 발명은 상부 전극 물질 증착 후 일정 두께의 질화막을 증착하여 질화막을 식각 정지막으로 이용하여 메탈 콘택을 형성함으로써, 메탈 콘택 식각을 충분히 실시할 수 있어 공정 마진을 증가시킬 있는 이점이 있다.As described above, according to the present invention, a metal contact is formed using the nitride film as an etch stop layer by depositing a nitride film having a predetermined thickness after the upper electrode material is deposited, thereby sufficiently performing metal contact etching, thereby increasing process margin. have.
또한, 상부 전극으로 사용되는 폴리실리콘의 손실을 감소시킬 수 있어 상부 전극의 두께를 낮출 수 있고, 하부 전극을 크게 형성할 수 있어 캐패시터의 용량을 증가시킬 수 있는 이점이 있다.In addition, since the loss of the polysilicon used as the upper electrode can be reduced, the thickness of the upper electrode can be reduced, and the lower electrode can be formed large, thereby increasing the capacity of the capacitor.
또한, 상부 전극 사이를 지나는 메탈 콘택 형성시 질화막 스페이서로 인해 메탈 콘택 마스킹 공정에서 오버레이 마진을 증가시킬 수 있는 이점이 있다.In addition, there is an advantage in that the overlay margin may be increased in the metal contact masking process due to the nitride layer spacer when the metal contact is formed between the upper electrodes.
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|---|---|---|---|---|
| KR100669650B1 (en) * | 2004-12-22 | 2007-01-15 | 동부일렉트로닉스 주식회사 | Fabricating method of semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669650B1 (en) * | 2004-12-22 | 2007-01-15 | 동부일렉트로닉스 주식회사 | Fabricating method of semiconductor device |
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