KR100651585B1 - 이미지 센서 및 그 제조방법 - Google Patents

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KR100651585B1
KR100651585B1 KR1020050129437A KR20050129437A KR100651585B1 KR 100651585 B1 KR100651585 B1 KR 100651585B1 KR 1020050129437 A KR1020050129437 A KR 1020050129437A KR 20050129437 A KR20050129437 A KR 20050129437A KR 100651585 B1 KR100651585 B1 KR 100651585B1
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floating diffusion
diffusion region
image sensor
gate electrode
forming
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KR1020050129437A
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이준현
류상욱
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매그나칩 반도체 유한회사
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Abstract

본 발명은 쉐어드 구조를 갖는 이미지 센서에서 플로팅 디퓨젼 영역에 형성되는 컨택 배선의 중첩(overlay)을 일정하게 유지시켜 컨택 저항 및 마이크로 로딩 효과(micro loading effect)를 일정하게 유지시키고, 이를 통해 이미지 센서의 동작특성을 개선시킬 수 있는 이미지 센서 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 이웃하는 화소의 포토 다이오드 사이에 고립되는 플로팅 디퓨젼 영역을 상기 이웃하는 화소가 상호 공유하는 쉐어드(shared) 구조를 갖는 이미지 센서에 있어서, 상기 이웃하는 화소의 포토 다이오드로부터 운송되어 상기 플로팅 디퓨젼 영역에 축적된 전하를 증폭시켜 출력하는 드라이버 트랜지스터의 게이트 전극이 신장되어 연결부없이 상기 플로팅 디퓨젼 영역과 직접 연결된 구조를 갖는 이미지 센서를 제공한다.
이미지 센서, CMOS 이미지 센서, 쉐어드 구조, 플로팅 디퓨젼 영역, 드라이브 트랜지스터, 폴리 배선, 더미 폴리 배선

Description

이미지 센서 및 그 제조방법{CMOS IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME}
도 1은 일반적인 시모스 이미지 센서의 구성도를 설명하기 위하여 도시한 도면.
도 2는 도 1에 도시된 화소와 칼럼 회로의 구성을 도시한 도면.
도 3 및 도 4는 전하 결합 소자와 시모스 이미지 센서의 화소 피치(pitch)를 비교하기 위하여 도시한 도면.
도 5는 일반적인 쉐어드(shared) 구조를 갖는 화소를 설명하기 위하여 도시한 도면.
도 6은 도 5에 도시된 쉐어드 구조를 갖는 시모스 이미지 센서의 화소와 전하 결합 소자의 화소 피치를 비교하기 위하여 도시한 도면.
도 7은 도 5에 도시된 쉐어드 구조를 갖는 화소를 설명하기 위하여 도시한 개념도이다.
도 8은 도 7에 도시된 화소의 구성요소 중 포토 다이오드와 플로팅 디퓨젼 영역을 도시한 평면도.
도 9는 도 8에 도시된 'A' 부위를 확대하여 도시한 단면도.
도 10은 본 발명의 실시예1에 따른 시모스 이미지 센서의 구성을 설명하기 위하여 도시한 평면도.
도 11은 도 10에 도시된 플로팅 디퓨젼 영역을 확대하여 도시한 단면도.
도 12a 내지 도 12c는 도 11에 도시된 이미지 센서의 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 13은 본 발명의 실시예1에 따른 시모스 이미지 센서의 구성을 설명하기 위하여 도시한 평면도.
도 14는 도 13에 도시된 플로팅 디퓨젼 영역을 확대하여 도시한 단면도.
도 15a 내지 도 15c는 도 14에 도시된 이미지 센서의 제조방법을 설명하기 위하여 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
PD1, PD2 : 포토 다이오드 FD : 플로팅 디퓨젼 영역
Tx : 트랜스퍼 트랜지스터 Rx : 리셋 트랜지스터
Dx : 드라이브 트랜지스터 Sx : 셀렉트 트랜지스터
TG1, TG2 : 트랜스퍼 트랜지스터 게이트 전극
PL : 폴리 배선 DPL : 더미 폴리 배선
GO : 게이트 산화막 SP : 스페이서
ILD : 층간 절연막 NIT : 질화막
본 발명은 반도체 기술에 관한 것으로, 특히 이웃하는 화소 간에 소정의 트랜지스터를 서로 공유하여 화소 크기를 감소시킬 수 있는 쉐어드(shared) 구조를 갖는 CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서 및 그 제조방법에 관한 것이다.
최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.
카메라 모듈은 기본적으로 이미지 센서를 포함한다. 일반적으로, 이미지 센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 소자를 말한다. 이러한 이미지 센서로는 전하 결합 소자(Charge Coupled Device, 이하, CCD라 함)와 시모스(CMOS; Complementary Metal-Oxide-Semiconductor) 이미지 센서가 널리 사용되고 있다.
CCD는 구동 방식이 복잡하고, 전력 소모가 많으며, 제조공정시 마스크 공정 수가 많아 공정이 복잡하고, 시그날 프로세싱 회로(signal processing circuit)를 칩 내에 구현할 수 없어 원 칩(one chip)화가 어렵다는 등의 여러 단점이 있다. 이에 반해, 시모스 이미지 센서는 하나의 단일 칩 상에 제어, 구동 및 신호 처리 회로의 모놀리식 집적화가 가능하기 때문에 최근에 보다 주목을 받고 있다. 게다가, 시모스 이미지 센서는 저전압 동작 및 저전력 소모, 주변기기와의 호환성 및 표준 CMOS 제조 공정의 유용성으로 인하여 기존의 CCD에 비해 잠재적으로 적은 비용을 제공한다.
그러나, 시모스 이미지 센서에서 수광 소자, 예컨대 포토 다이오드(photo diode)에 의해 생성된 아날로그 신호는 기생 캐패시턴스, 저항, 암전류 누설 또는 반도체 소자 특성의 불일치 등에 의해 야기되는 다양한 기생 효과(parasitic effect)를 갖는다. 이러한 기생 효과는 반도체 소자에서는 필수적으로 발생되는 것으로서, 이미지 데이터의 신호대 잡음비(Signal to Noise Ratio)의 저하를 가져온다. 따라서, 잡음은 시모스 이미지 센서의 성능을 제한하는 중요한 요인으로 작용하고 있다.
시모스 이미지 센서에서 잡음이 발생되는 원인은 이미지 데이터의 샘플링과 관련되는 kT/C 잡음, 이미지 신호를 증폭하기 위해 사용되는 회로와 관련되는 1/f 잡음 및 센서의 신호 처리 회로의 불일치와 관련되는 고정 패턴 잡음(Fixed Pattern Noise, 이하, FPN이라 함) 등이 있다. 이중 FPN은 이미지 안에 세로선 또는 스트립(strip)으로 나타나서 사람의 눈에 쉽게 발견되므로 시각적으로 매우 좋지 않다.
도 1은 일반적인 시모스 이미지 센서의 구성도를 설명하기 위하여 도시한 도 면이다.
도 1에 도시된 바와 같이, 시모스 이미지 센서는 화소 어레이(pixel array), 로우 디코더(row decoder), 아날로그 라인 버퍼(analog line buffer), 칼럼 디코더(column decoder), 타이밍 제어(timing control), 출력 포매터(output formatter), 감마 ADC(gamma Analog/Digital Converter), 화이트 밸런스(white balance), 칼라 보정(color correction), 칼라 보간(color interpolation), VGA(Video Graphics Adaptor), 제어부로 이루어지며, CCD와 다르게 X-Y 어드레스(address) 방식을 이용하여 각 화소(pixel)를 랜덤 액세스(random access) 가능하도록 제공하는 구조이다.
도 2는 단위 화소와 칼럼 회로(column circuit)를 함께 도시한 도면으로서, 칼럼 회로 내에는 단위 화소로부터 출력된 데이터에 포함된 오프셋(offset)을 제거하기 위하여 상관 이중 샘플링 회로(Correlated Double Sampling circuit, CDS)가 구비된다.
도 3은 시모스 이미지 센서와 CCD 간의 화소 피치(pixel pitch)를 비교한 도면으로서, 시모스 이미지 센서가 CCD에 비해 화소 피치가 큰 것을 알 수 있는데, 그 이유는 도 4에 도시된 바와 같이 금속배선이 CCD에 비해 복잡하기 때문이다. 이러한 화소 피치의 열세를 해결하고자 제안된 새로운 화소 구성방식이 도 5에 도시된 구조이다.
도 5에 도시된 바와 같이, 인접한 화소들이 리셋 트랜지스터(Reset transistor, Rx), 셀렉트 트랜지스터(Select transistor, Sx), 드라이브 트랜지스 터(Drive transistor, Dx), 플로팅 디퓨젼 영역(Floating Diffusion)을 공통으로 공유한다. 도 5의 구조를 적용하는 경우에는 도 6에 도시된 바와 같이 시모스 이미지 센서의 화소 피치를 CCD의 화소 피치와 거의 동일한 수준으로까지 가져갈 수 있다.
도 7은 도 5에 도시된 구조를 갖는 화소를 설명하기 위하여 도시한 개념도이고, 도 8은 도 7에서 포토 다이오드(PD1, PD2)와 플로팅 디퓨젼 영역(FD)을 도시한 평면도이며, 도 9는 도 8에 도시된 'A' 부위를 구체적으로 확대하여 도시한 단면도이다.
도 7에 도시된 바와 같이, 이웃하는 화소의 리셋 트랜지스터(Rx), 셀렉트 트랜지스터(Sx), 드라이브 트랜지스터(Dx)를 서로 공유하는 쉐어드 구조는 칩(chip) 크기는 감소시키면서 화소 수를 증가시키는 한편 포토 다이오드 면적을 증대시켜 필 팩터(fill factor)를 증가시키는 이점은 있으나, 공정 마진(margin)이 어려운 단점이 있다.
즉, 도 8에 도시된 바와 같이 이웃하는 2개의 포토 다이오드(PD1, PD2) 사이에 형성된 플로팅 디퓨젼 영역(FD)을 드라이브 트랜지스터(Dx)와 연결하기 위한 배선공정이 필수적으로 요구된다. 종래기술에 따른 배선공정은 먼저 컨택홀(contact hole)을 형성한 후 그 내부를 텅스텐(tungsten)으로 매립시키고, 이 텅스텐을 이용하여 폴리 배선(Poly silicon metal Line; PL)과 플로팅 디퓨젼 영역(FD)을 연결시킨다.
도 9에 도시된 바와 같이, 실제적으로 텅스텐을 통해 플로팅 디퓨젼 영역 (FD)과 연결되는 폴리 배선(PL)의 영역(a)은 비교적 작은 것을 알 수 있다. 이에 따라, 공정 상에서 오정렬(misalign)이 발생되는 경우 개방(open) 영역인 컨택홀의 폭 또한 감소하게 되어 접촉저항이 증대되고, 이로 인하여 마이크로 로딩(micro loading)이 일정하지 않게 되어 플로팅 디퓨젼 영역(FD)의 실리콘이 손실되는 문제가 발생된다. 이러한 실리콘의 손실은 곧 누설전류(leakage current)의 원인이 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 쉐어드 구조를 갖는 이미지 센서에서 플로팅 디퓨젼 영역에 형성되는 컨택 배선의 중첩(overlay)을 일정하게 유지시켜 컨택 저항 및 마이크로 로딩 효과(micro loading effect)를 일정하게 유지시키고, 이를 통해 이미지 센서의 동작특성을 개선시킬 수 있는 시모스 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 이웃하는 화소의 포토 다이오드 사이에 고립되는 플로팅 디퓨젼 영역을 상기 이웃하는 화소가 상호 공유하는 쉐어드(shared) 구조를 갖는 이미지 센서에 있어서, 상기 이웃하는 화소의 포토 다이오드로부터 운송되어 상기 플로팅 디퓨젼 영역에 축적된 전하를 증폭 시켜 출력하는 드라이버 트랜지스터의 게이트 전극이 신장되어 연결부없이 상기 플로팅 디퓨젼 영역과 직접 연결된 구조를 갖는 이미지 센서를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 이웃하는 화소의 포토 다이오드 사이에 고립되는 플로팅 디퓨젼 영역을 상기 이웃하는 화소가 상호 공유하는 쉐어드(shared) 구조를 갖는 이미지 센서에 있어서, 상기 이웃하는 화소의 포토 다이오드로부터 운송되어 상기 플로팅 디퓨젼 영역에 축적된 전하를 증폭시켜 출력하도록 상기 플로팅 디퓨젼 영역과 일부가 중첩된 드라이버 트랜지스터의 게이트 전극과, 상기 게이트 전극과 일정 간격으로 이격되어 상기 플로팅 디퓨젼 영역의 일부가 노출되는 개구부를 갖도록 상기 플로팅 디퓨젼 영역과 일부가 중첩되도록 형성된 더미 패턴과, 상기 게이트 전극과 상기 더미 패턴을 연결하는 접속부를 포함하는 이미지 센서를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 이웃하는 화소의 포토 다이오드 사이에 고립되는 플로팅 디퓨젼 영역을 상기 이웃하는 화소가 상호 공유하는 쉐어드(shared) 구조를 갖는 이미지 센서의 제조방법에 있어서, 상기 플로팅 디퓨젼 영역이 형성된 기판을 제공하는 단계와, 상기 플로팅 디퓨젼 영역의 일부가 노출되도록 개구부를 갖는 게이트 산화막을 형성하는 단계와, 상기 개구부를 통해 상기 플로팅 디퓨젼 영역과 연결되는 폴리 배선을 형성하는 단계를 포함하는 이미지 센서의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 이웃하는 화소의 포토 다이오드 사이에 고립되는 플로팅 디퓨젼 영역을 상기 이웃하는 화 소가 상호 공유하는 쉐어드(shared) 구조를 갖는 이미지 센서의 제조방법에 있어서, 상기 플로팅 디퓨젼 영역이 형성된 기판을 제공하는 단계와, 상기 플로팅 디퓨젼 영역을 포함하는 전체 구조 상부에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 폴리 실리콘막을 형성하는 단계와, 상기 게이트 산화막의 일부가 노출되는 개구부를 갖도록 상기 폴리 실리콘막을 식각하여 서로 일정 간격으로 이격된 폴리 배선 및 더미 폴리 패턴을 형성하는 단계와, 상기 폴리 배선 및 상기 더미 폴리 배선을 덮도록 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 상기 개구부와 연통하는 컨택홀을 형성하는 단계와, 상기 폴리 배선과 상기 플로팅 디퓨젼 영역이 서로 연결되도록 상기 컨택홀과 상기 개구부가 매립되는 접속부를 형성하는 단계를 포함하는 이미지 센서의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 10은 본 발명의 실시예1에 따른 쉐어드 구조를 갖는 시모스 이미지 센서의 설명하기 위하여 도시한 평면도이고, 도 11은 도 10에 도시된 폴리 배선(PL)과, 플로팅 디퓨젼 영역(FD)의 연결관계를 설명하기 위하여 확대하여 도시한 단면도이다.
도 10 및 도 11을 참조하면, 본 발명의 실시예1에 따른 시모스 이미지 센서는 이웃하는 포토 다이오드(PD1, PD2) 사이에 형성되고, 포토 다이오드(PD1, PD2)를 가로지르는 각각의 트랜스퍼 트랜지스터(Tx)의 게이트 전극(TG1, TG2)에 의해 포토 다이오드(PD1, PD2)와 분리되는 플로팅 디퓨젼 영역(FD)과, 플로팅 디퓨젼 영역(FD)의 상부 중 일부가 노출되는 게이트 산화막(Gate Oxide, GO)과, 게이트 산화막(GO)을 통해 노출되는 플로팅 디퓨젼 영역(FD)과 접속되는 폴리 배선(PL)을 포함한다. 이때, 폴리 배선(PL)은 별도의 금속배선공정을 통해 형성되는 것이 아니라, 이웃하는 화소가 공동으로 공유하는 드라이브 트랜지스터(Dx)의 게이트 전극의 일부분이다.
이러한 구조를 갖는 본 발명의 실시예1에 따른 시모스 이미지 센서는 폴리 배선(PL)을 직접 플로팅 디퓨젼 영역(FD)과 연결함에 따라 별도의 텅스텐 매립 공정이 필요하지 않아 공정이 단순해지는 한편, 공정 추가에 따른 추가 비용이 필요하지 않는다.
이하, 도 11에 도시된 본 발명의 실시예1에 따른 시모스 이미지 센서의 제조방법을 도 12a 내지 도 12c를 참조하여 설명하기로 한다. 여기서, 도 12a 내지 도 12c는 공정 단면도이다.
먼저, 도 12a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 통해 소자 분리막(STI)이 형성된 기판(Sub) 내에 플로팅 디퓨젼 영역(FD)을 형성한다.
이어서, 기판(Sub) 상부에 게이트 산화막(GO)을 증착한 후 식각공정을 실시하여 게이트 산화막(GO)의 일부를 식각한다. 이때, 식각공정은 습식식각공정을 실시한다. 여기서, 습식식각공정은 노출되는 플로팅 디퓨젼 영역(FD)의 손상을 최소화하기 위하여 DHF(Diluted HF; H20로 희석된 HF용액) 또는 BOE(Buffered Oxide Etchant; HF와 NH4F가 혼합된 용액)를 이용하여 실시한다. 이로써, 게이트 산화막(GO)을 통해 플로팅 디퓨젼 영역(FD)의 상부 중 일부가 노출된다.
이어서, 도 12b에 도시된 바와 같이, 화소를 구성하는 트랜지스터의 게이트 전극 형성용 폴리 실리콘막을 증착한 후 식각공정을 실시하여 폴리 배선(PL)을 형성한다. 이때, 화소의 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)의 게이트 전극이 정의된다. 또한, 폴리 배선(PL)은 동일 폴리 실리콘막으로드라이브 트랜지스터(Dx)의 게이트 전극과 접속부없이 연결된다.
이어서, 도 12c에 도시된 바와 같이, 폴리 배선(PL)을 덮도록 절연막을 증착한 에치백(etch back)과 같은 전면 식각공정을 실시하여 폴리 배선(PL)의 측벽에 스페이서(SPacer, SP)를 형성한다. 이때, 스페이서(SP)는 실리콘산화막(SiO2), 실리 콘질화막(SiN), 실리콘산화질화막(SiON) 또는 이들이 적층된 적층 구조로 형성할 수 있다.
이어서, 스페이서(SP)를 포함하는 전체 구조 상부의 단차를 따라 질화막(NITride, NIT)을 증착한다. 이때, 질화막(NIT)은 SiN 및 SiON 중 선택된 어느 하나로 형성한다.
이어서, 질화막(NIT)을 덮도록 층간 절연막(Inter Layer Dielectric; ILD)을 증착한다.
이하, 본 발명의 실시예1에 따른 시모스 이미지 센서의 제조방법을 통해서는 다음과 같은 효과들을 얻을 수 있다.
첫째, 폴리 배선(PL)과 플로팅 디퓨젼 영역(FD)을 연결하기 위한 컨택홀을 간편하게 게이트 산화막(GO)의 식각만으로 형성하는 것이 가능하여 층간 절연막을 형성한 후 컨택홀을 형성하는 종래기술에서 야기되는 오정렬에 기인한 문제점이 발생되지 않는다.
둘째, 게이트 산화막(GO)을 습식식각공정으로 식각하여 컨택홀을 형성함에 따라 플로팅 디퓨젼 영역(FD)의 손상을 최소화하여 암전류(dark current)의 발생을 억제시킴과 동시에 누설전류나 광전자의 트랩(trap) 현상을 방지할 수 있다. 종래기술에서는 층간 절연막을 형성한 후 건식식각공정으로 컨택홀을 형성함에 따라 노출되는 플로팅 디퓨젼 영역의 손상이 많이 발생하게 되어 암전류, 누설전류에 취약하다.
셋째, 게이트 산화막(GO)을 습식식각공정으로 식각하여 플로팅 디퓨젼 영역 의 개구부를 형성함에 따라 그 만큼 플로팅 디퓨젼 영역이 노출되는 개구부의 폭 제어가 단순하다.
넷째, 폴리 배선(PL)과 플로팅 디퓨젼 영역(FD)을 직접 연결함에 따라 텅스텐을 이용한 종래기술에 비해 접촉저항을 낮추거나, 일정하게 유지시키는 것이 가능하다.
실시예2
도 13은 본 발명의 실시예2에 따른 쉐어드 구조를 갖는 시모스 이미지 센서의 설명하기 위하여 도시한 평면도이고, 도 14는 도 13에 도시된 폴리 배선(PL)과, 플로팅 디퓨젼 영역(FD)의 연결관계를 설명하기 위하여 확대하여 도시한 단면도이다.
도 13 및 도 14를 참조하면, 본 발명의 실시예2에 따른 시모스 이미지 센서는 이웃하는 포토 다이오드(PD1, PD2) 사이에 형성되고, 포토 다이오드(PD1, PD2)를 가로지르는 각각의 트랜스퍼 트랜지스터(Tx)의 게이트 전극(TG1, TG2)에 의해 포토 다이오드(PD1, PD2)와 분리되는 플로팅 디퓨젼 영역(FD)과, 플로팅 디퓨젼 영역(FD)의 상부 중 일부가 노출되는 게이트 산화막(Gate Oxide, GO)과, 게이트 산화막(GO)을 통해 노출되는 플로팅 디퓨젼 영역(FD)과 접속되는 폴리 배선(PL)과, 폴리 배선(PL)과 일정 간격으로 이격되는 더미 폴리 배선(Dummy PL; DPL)과, 폴리 배선(PL)과 더미 폴리 배선(DPL) 간의 이격 부와 연통하는 컨택홀을 갖는 층간 절연막(ILD)을 포함한다.
이때, 폴리 배선(PL)은 별도의 금속배선공정을 통해 형성되는 것이 아니라, 이웃하는 화소가 공동으로 공유하는 드라이브 트랜지스터(Dx)의 게이트 전극의 일부분이다. 또한, 더미 폴리 배선(DPL)은 어떠한 게이트 전극과 연결되지 않고 분리된다. 이러한 더미 폴리 배선(DPL)은 컨택홀 형성공정시 오정렬에 의한 중첩 마진을 확보하기 위한 것으로, 컨택홀을 형성하기 전에 미리 플로팅 디퓨젼 영역(FD)이 노출되는 개구부를 폴리 배선(PL)과 더미 폴리 배선(DPL) 간의 이격 거리를 통해 정의하기 위함이다. 이로써, 층간 절연막(ILD) 형성 후 실시되는 컨택홀 형성공정시 개구부를 폴리 배선(PL)과 더미 폴리 배선(DPL) 간의 간격보다 더 넓게 형성하여도 노출되는 플로팅 디퓨젼 영역(FD)은 항상 폴리 배선(PL)과 더미 폴리 배선(DPL) 간의 간격으로 결정된다. 즉, 플로팅 디퓨젼 영역(FD)의 노출영역은 컨택홀 형성공정시 발생되는 식각 마스크 오정렬과 무관하게 항상 일정하게 유지시킬 수 있다.
이하, 도 14에 도시된 본 발명의 실시예2에 따른 시모스 이미지 센서의 제조방법을 도 15a 내지 도 15c를 참조하여 설명하기로 한다. 여기서, 도 15a 내지 도 15c는 공정 단면도이다.
먼저, 도 15a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 통해 소자 분리막(STI)이 형성된 기판(Sub) 내에 플로팅 디퓨젼 영역(FD)을 형성한다.
이어서, 기판(Sub) 상부에 게이트 산화막(GO)을 증착한다. 이때, 게이트 산화막(GO)은 건식 또는 습식산화공정으로 형성하며, 게이트 전극과 기판을 분리시킨 다.
이어서, 게이트 산화막(GO) 상부에 게이트 전극용 폴리 실리콘막을 증착한다.
이어서, 게이트 산화막(GO)의 일부가 노출되도록 폴리 실리콘막을 식각하여 서로 일정 간격으로 이격된 폴리 배선(PL)과 더미 폴리 배선(DPL)을 각각 형성한다.
이어서, 도 15b에 도시된 바와 같이, 폴리 배선(PL)과 더미 폴리 배선(DPL)을 포함하는 전체 구조 상부의 단차를 따라 절연막을 증착한 후 전면식각공정을 실시하여 폴리 배선(PL)과 더미 폴리 배선(DPL)의 측벽에 스페이서(SP)를 형성한다. 이 과정에서 게이트 산화막(GO)이 식각되어 플로팅 디퓨젼 영역(FD)의 일부가 노출된다.
이어서, 도 15c에 도시된 바와 같이, 스페이서(SP)를 포함하는 전체 구조 상부에 순차적으로 질화막(NIT)과 층간 절연막(ILD)을 증착한 후 식각공정을 실시하여 컨택홀을 형성한다. 이때, 식각공정은 C4F8/O2/Ar 또는 C5F8/O2/Ar를 소스가스로 활성화된 플라즈마(plasma)를 이용하여 층간 절연막(ILD)을 일차적으로 건식식각한 후 C4F8/O2/Ar를 소스가스로 활성화된 플라즈마를 이용하여 제거하는 과정을 실시된다. 한편, 식각공정은 N2, CHF3 및 Co 가스 중 어느 하나 또는 이들의 조합을 포함시킬 수도 있다.
이어서, 컨택홀이 매립되어 폴리 배선(PL)과 더미 폴리 배선(DPL)을 연결하 는 접속부(미도시)를 형성한다. 이때, 접속부는 도전성 물질로 형성하되, 예컨대 Cu, Al, W 등으로 형성한다.
이하, 본 발명의 실시예2에 따른 시모스 이미지 센서의 제조방법을 통해서는 다음과 같은 효과들을 얻을 수 있다.
첫째, 더미 폴리 배선(DPL)을 형성하여 플로팅 디퓨젼 영역(FD)의 개구부를 일정하게 유지시킬 수 있다.
둘째, 더미 폴리 배선(DPL)과 폴리 배선(PL) 간의 간격으로 플로팅 디퓨젼 영역(FD)의 개구부를 결정함으로써 후속 컨택홀 형성공정시 중첩 마진을 확보할 수 있다.
셋째, 더미 폴리 배선(DPL)의 끝단을 소자 분리막(STI) 상부와 중첩되는 영역에 위치시킴으로써 다른 소자에 영향을 미치지 않으면서 더미 폴리 배선(DPL) 식각공정을 쉽게 가져갈 수 있다.
상기와 같이 본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 폴리 배선(PL)과 플로팅 디퓨젼 영역(FD)을 연결하기 위한 컨택홀을 간편하게 게이트 산화막(GO)의 식각만으로 형성하는 것이 가능하여 층간 절연막을 형성한 후 컨택홀을 형성하는 종래기술에서 야기되는 오정렬에 기인한 문제점이 발생되지 않는다.
둘째, 게이트 산화막(GO)을 습식식각공정으로 식각하여 컨택홀을 형성함에 따라 플로팅 디퓨젼 영역(FD)의 손상을 최소화하여 암전류(dark current)의 발생을 억제시킴과 동시에 누설전류나 광전자의 트랩(trap) 현상을 방지할 수 있다. 종래기술에서는 층간 절연막을 형성한 후 건식식각공정으로 컨택홀을 형성함에 따라 노출되는 플로팅 디퓨젼 영역의 손상이 많이 발생하게 되어 암전류, 누설전류에 취약하다.
셋째, 게이트 산화막(GO)을 습식식각공정으로 식각하여 플로팅 디퓨젼 영역의 개구부를 형성함에 따라 그 만큼 플로팅 디퓨젼 영역이 노출되는 개구부의 폭 제어가 단순하다.
넷째, 폴리 배선(PL)과 플로팅 디퓨젼 영역(FD)을 직접 연결함에 따라 텅스텐을 이용한 종래기술에 비해 접촉저항을 낮추거나, 일정하게 유지시키는 것이 가능하다.
다섯째, 더미 폴리 배선(DPL)을 형성하여 플로팅 디퓨젼 영역(FD)의 개구부를 일정하게 유지시킬 수 있다.
여섯째, 더미 폴리 배선(DPL)과 폴리 배선(PL) 간의 간격으로 플로팅 디퓨젼 영역(FD)의 개구부를 결정함으로써 후속 컨택홀 형성공정시 중첩 마진을 확보할 수 있다.
일곱째, 더미 폴리 배선(DPL)의 끝단을 소자 분리막(STI) 상부와 중첩되는 영역에 위치시킴으로써 다른 소자에 영향을 미치지 않으면서 더미 폴리 배선(DPL) 식각공정을 쉽게 가져갈 수 있다.

Claims (18)

  1. 이웃하는 화소의 포토 다이오드 사이에 고립되는 플로팅 디퓨젼 영역을 상기 이웃하는 화소가 상호 공유하는 쉐어드(shared) 구조를 갖는 이미지 센서에 있어서,
    상기 이웃하는 화소의 포토 다이오드로부터 운송되어 상기 플로팅 디퓨젼 영역에 축적된 전하를 증폭시켜 출력하는 드라이버 트랜지스터의 게이트 전극이 신장되어 연결부없이 상기 플로팅 디퓨젼 영역과 직접 연결된 구조를 갖는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 폴리 실리콘막으로 이루어진 이미지 센서.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극의 일부는 하부에 형성된 게이트 산화막을 통해 상기 플로팅 디퓨젼 영역과 분리된 이미지 센서.
  4. 이웃하는 화소의 포토 다이오드 사이에 고립되는 플로팅 디퓨젼 영역을 상기 이웃하는 화소가 상호 공유하는 쉐어드(shared) 구조를 갖는 이미지 센서에 있어서,
    상기 이웃하는 화소의 포토 다이오드로부터 운송되어 상기 플로팅 디퓨젼 영역에 축적된 전하를 증폭시켜 출력하도록 상기 플로팅 디퓨젼 영역과 일부가 중첩된 드라이버 트랜지스터의 게이트 전극;
    상기 게이트 전극과 일정 간격으로 이격되어 상기 플로팅 디퓨젼 영역의 일부가 노출되는 개구부를 갖도록 상기 플로팅 디퓨젼 영역과 일부가 중첩되도록 형성된 더미 패턴; 및
    상기 게이트 전극과 상기 더미 패턴을 연결하는 접속부
    를 포함하는 이미지 센서.
  5. 제 4 항에 있어서,
    상기 더미 패턴은 상기 게이트 전극과 동일한 물질로 이루어진 이미지 센서.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 더미 패턴은 상기 게이트 전극과 동시에 형성된 이미지 센서.
  7. 제 6 항에 있어서,
    상기 개구부는 상기 게이트 전극과 상기 더미 패턴 간의 이격 거리에 의해 결정되는 이미지 센서.
  8. 이웃하는 화소의 포토 다이오드 사이에 고립되는 플로팅 디퓨젼 영역을 상기 이웃하는 화소가 상호 공유하는 쉐어드(shared) 구조를 갖는 이미지 센서의 제조방법에 있어서,
    상기 플로팅 디퓨젼 영역이 형성된 기판을 제공하는 단계;
    상기 플로팅 디퓨젼 영역의 일부가 노출되도록 개구부를 갖는 게이트 산화막을 형성하는 단계; 및
    상기 개구부를 통해 상기 플로팅 디퓨젼 영역과 연결되는 폴리 배선을 형성하는 단계
    을 포함하는 이미지 센서의 제조방법.
  9. 제 8 항에 있어서,
    상기 게이트 산화막을 형성하는 단계는,
    상기 플로팅 디퓨젼 영역을 포함하는 전체 구조 상부에 게이트 산화막을 형 성하는 단계; 및
    상기 게이트 산화막을 습식식각공정을 통해 식각하여 상기 개구부를 형성하는 단계
    를 포함하는 이미지 센서의 제조방법.
  10. 제 9 항에 있어서,
    상기 습식식각공정은 DHF 또는 BOE를 이용하여 실시하는 이미지 센서의 제조방법.
  11. 제 8 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    상기 폴리 배선은 상기 이웃하는 화소의 포토 다이오드로부터 운송되어 상기 플로팅 디퓨젼 영역에 축적된 전하를 증폭시켜 출력하는 드라이버 트랜지스터의 게이트 전극의 일부로 형성하는 이미지 센서의 제조방법.
  12. 이웃하는 화소의 포토 다이오드 사이에 고립되는 플로팅 디퓨젼 영역을 상기 이웃하는 화소가 상호 공유하는 쉐어드(shared) 구조를 갖는 이미지 센서의 제조방법에 있어서,
    상기 플로팅 디퓨젼 영역이 형성된 기판을 제공하는 단계;
    상기 플로팅 디퓨젼 영역을 포함하는 전체 구조 상부에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상부에 폴리 실리콘막을 형성하는 단계;
    상기 게이트 산화막의 일부가 노출되는 개구부를 갖도록 상기 폴리 실리콘막을 식각하여 서로 일정 간격으로 이격된 폴리 배선 및 더미 폴리 패턴을 형성하는 단계;
    상기 폴리 배선 및 상기 더미 폴리 배선을 덮도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 개구부와 연통하는 컨택홀을 형성하는 단계; 및
    상기 폴리 배선과 상기 플로팅 디퓨젼 영역이 서로 연결되도록 상기 컨택홀과 상기 개구부가 매립되는 접속부를 형성하는 단계
    를 포함하는 이미지 센서의 제조방법.
  13. 제 12 항에 있어서,
    상기 폴리 배선은 상기 이웃하는 화소의 포토 다이오드로부터 운송되어 상기 플로팅 디퓨젼 영역에 축적된 전하를 증폭시켜 출력하는 드라이버 트랜지스터의 게이트 전극의 일부로 형성하는 이미지 센서의 제조방법.
  14. 제 13 항에 있어서,
    상기 컨택홀의 개구부는 상기 개구부보다 큰 폭을 갖도록 형성하는 이미지 센서의 제조방법.
  15. 제 14 항에 있어서,
    상기 컨택홀을 형성하는 단계는 C4F8/O2/Ar 또는 C5F8/O2/Ar를 소스가스로 활성화된 플라즈마(plasma)를 이용하는 이미지 센서의 제조방법.
  16. 제 14 항에 있어서,
    상기 층간 절연막을 형성하기 전 상기 폴리 배선 및 상기 더미 폴리 배선을 덮도록 상기 층간 절연막 하부에 질화막을 형성하는 단계를 더 포함하는 이미지 센서의 제조방법.
  17. 제 16 항에 있어서,
    상기 컨택홀을 형성하는 단계는,
    C4F8/O2/Ar 또는 C5F8/O2/Ar를 소스가스로 활성화된 플라즈마를 이용하여 상기 층간 절연막을 식각하는 단계; 및
    C4F8/O2/Ar를 소스가스로 활성화된 플라즈마를 이용하여 상기 질화막을 식각하는 단계
    를 포함하는 이미지 센서의 제조방법.
  18. 제 17 항에 있어서,
    상기 층간 절연막과 상기 질화막을 식각하는 단계는 N2, CHF3 및 Co 가스 중 어느 하나 또는 이들의 조합가스를 더 포함하여 실시하는 이미지 센서의 제조방법.
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