KR100644121B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

과제
수지 밀봉 공정 등에 있어서 중금속 오염에 의한 신뢰성 열화를 방지할 수 있는 박형의 반도체 장치를 제공하는 것.
해결 수단
본 발명의 반도체 장치는 상부에 반도체 집적 회로를 가지며, 내부에 미소 결함층 (2) 가 미리 형성된 반도체 기판 (1) 이 미소 결함층 (2) 를 남기도록 기판 이면에서 두께 150㎛ 이하로 박판화되어 이루어진다.
반도체 장치

Description

반도체 장치 및 반도체 장치의 제조 방법 {SEMICONDUCTOR DEVICE, AND FABRICATION METHOD OF SEMICONDUCTOR DEVICE}
도 1 은 본 발명의 실시예 1 에 관련된 반도체 장치의 구조를 나타내는 단면도.
도 2 는 본 발명의 실시예 1 에 관련된 반도체 장치의 제조 공정을 나타내는 단면도.
도 3 은 본 발명의 실시예 1 에 관련된 반도체 장치의 제조 공정을 나타내는 단면도.
도 4 는 본 발명의 실시예 1 에 관련된 반도체 장치의 제조 공정을 나타내는 단면도.
도 5 는 본 발명의 실시예 2 에 관련된 반도체 장치의 제조 공정을 나타내는 단면도.
도 6 은 본 발명의 실시예 1 에 관련된 반도체 장치의 제조 공정을 나타내는 단면도.
도 7 은 본 발명의 실시예 1 에 관련된 반도체 장치의 제조 공정을 나타내는 단면도.
도 8 은 본 발명의 실시예 1 에 관련된 반도체 장치의 제조 공정을 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 Si 기판
2 : 미소 결함층
3 : 소자 분리 영역
4 : 웰 영역
5 : 게이트 산화막
6 : 게이트 전극
6a : 프로팅 게이트 전극
7 : LDD 영역
8 : 사이드월
9 : 소스ㆍ드레인 영역
10 : 층간 절연막
11 : 접속 구멍
12 : 접속 배선 금속재
13 : 메탈 배선
14 : 컨트롤 게이트 전극
15 : 층간 절연막
16 : 접속 구멍
17 : 접속 배선 금속재
18 : 메탈 배선
19 : 커버글라스
20 : Pad 접속 구멍
본 발명의 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근의 반도체 장치의 고집적화에 따라 1 개의 LSI 디바이스에 복합 기능을 구비한 것이 요구되고 있다. 또한 메모리 디바이스 등에서는 용량의 증가 및 다기능을 장비한 복합 칩이 요구된다. 이들의 요구를 만족시키기 위해서, 1 개의 LSI 패키지 내에 반도체 장치를 3 층∼5 층, 또는 그 이상의 수를 적층하여 사용하는 경우가 있다. 이 때, 각 반도체 장치에 요구되는 기판막 두께는 150㎛ 보다 얇아진다.
또한, IC 카드 등의 디바이스에 있어서는, ISO 규격 등에 카드의 두께가 최대 0.84mm 로 정해져 있고, 이 IC 카드 모듈에 편입되는 반도체 장치에 요구되는 기판막 두께도 150㎛ 보다 얇게 된다.
이와 같이, 금후의 LSI 디바이스에 요구되는 반도체 장치의 다기능화 및 IC 카드 등에 요구되는 모듈 형태에 있어서 반도체 장치는 150㎛ 이하로 연마되는 얇은 기판을 사용하고, 또한 높은 신뢰성이 요구되는 디바이스로 이루어질 필요가 있다.
반도체 장치에 요구되는 기판막 두께가 얇은 것을 제공하는 방법으로서, 종래에는, 예를 들어, 특허문헌 1 이나 특허문헌 2 에 기재된 것이 있다. 이들 방법에서는, 반도체 집적회로를 기계연마법으로 소정의 두께까지 연마한 후, 이 연마면의 가공층을 제거한다. 이 제거 방법에는 습식 또는 건식 방법에 의해 제거하는 것만을 특징으로 하는 것 또는 반도체 기판의 일방의 표면을 기계적으로 연마하여 두께 150㎛ 이하로 가공하는 공정과 기계 연마된 표면을 화학적으로 에칭하여 표면의 변형층을 제거하는 공정을 구비하는 것을 특징으로 하는 기술이 있다.
[특허문헌 1] 일본 공개특허공보 평1-270216호 공보
[특허문헌 2] 일본 공개특허공보 소62-93981호 공보
그러나 이들의 제조 방법에 의해서 제조된 박형의 반도체 장치는 수지밀봉 공정을 실시할 때에, 그 특성이 열화되는 경우가 있어 수지밀봉 공정에서의 수율을 높일 수 없었다.
본 발명은, 관련 사정을 감안하여 이루어진 것이고, 수지밀봉 공정에서의 수율을 향상시킬 수 있는 박형의 반도체 장치를 제공하는 것이다.
본 발명의 반도체 장치는 상부에 반도체 집적회로를 가지며, 내부에 미소 결함층이 미리 형성된 반도체 기판이, 미소 결함층을 남기도록 기판 이면에서 두께 150㎛ 이하로 박판화되어 이루어진다.
1. 반도체 장치의 구조
본 발명의 반도체 장치는 상부에 반도체 집적회로를 가지며, 내부에 미소 결함층이 미리 형성된 반도체 기판이, 미소 결함층을 남기도록 기판 이면에서 두께 150㎛ 이하로 박판화되어 이루어진다.
1-1. 반도체 기판
반도체 기판에는, 예를 들어, Si, Ge 등의 원소 반도체 기판, GaAs 등의 화합물 반도체 기판 등을 사용할 수 있다. 이들은 단결정이어도 되고 다결정이어도 된다. 반도체 기판은 바람직하게는, Si 의 단결정 기판이다. 반도체 기판은 바람직하게는, 표면상에 에피택셜층을 구비한다.
반도체 기판은 그 두께가 150㎛ 이하로 되도록 박판화된다. 이와 같이 얇아진 반도체 기판에서는 수지밀봉 공정에서의 중금속 오염이 특히 문제 되기쉽지만, 본 발명에 의하면 특히 반도체 집적회로가 오염에 의해 손상되는 것을 방지할 수 있다.
1-2. 반도체 집적회로
반도체 집적회로는 기판 상에 형성된다. 반도체 집적회로는 메모리 또는 트랜지스터 등을 집적시킨 회로이다. 반도체 집적회로는 통상, 적어도 1 층의 게이트 산화막과 적어도 1 층의 게이트 전극층을 포함한다.
1-3. 미소 결함층
미소 결함층은 기판 내에 형성된다. 또한, 미소 결함층은 바람직하게는, 기판표면에서 깊이 10㎛ 이상의 영역에 형성된다. 미소 결함층은 기판 내의 어떤 장소에 형성되더라도 기판 이면에서 침입한 중금속을 포획하여 (중금속에 대한 겟타 사이트 (getter site) 로서 작동하여) 반도체 집적회로가 오염되는 것을 방지하는 움직임을 갖는다. 그러나 미소 결함층이 기판 표면 근방에 형성되면, 미소 결함층 자체가 반도체 집적회로의 특성을 악화시키는 경우가 있다. 따라서, 미소 결함층은 기판 표면에서 깊이 10㎛ 이상의 영역에 형성되는 것이 바람직하다.
미소 결함층은 바람직하게는, 그 결함 밀도가 1×104~3×105/㎠ 이다. 결함 밀도가 지나치게 작으면, 겟타 사이트로서 효과가 적고, 결함 밀도가 지나치게 크면, 리크전류를 증가시키는 원인이 되고, 또한 슬립과 같은 결함의 원인이 되기 때문이다. 또한, 미소 결함층의 결함 밀도는 통상, 기판의 두께 방향으로 소정의 분포를 갖고 있지만, 그 최대치를 상기 수치범위의 「결함 밀도」 의 기준으로 한다.
1-4. 박판화
박판화는 기판 이면에 미소 결함층을 남기며 두께가 150㎛ 이하로 된다. 상세한 것은 후술한다.
2. 반도체 장치의 제조 방법
본 발명의 반도체 장치의 제조 방법은 반도체 기판 내에 미소 결함층을 형성하고, 기판상에 반도체 집적회로를 형성하여 미소 결함층을 남기도록 기판 이면에 두께 150㎛ 이하로 박판화하는 공정을 구비한다.
2-1. 반도체 기판 내에 미소 결함층을 형성하는 공정
기판은 150㎛ 을 초과하는 두께를 갖는다. 기판의 두께는 통상, 500∼ 1000㎛ 정도이다. 미소 결함층은 반도체 기판 내에 형성된다. 또한, 미소 결함층은 바람직하게는 반도체 기판의 표면에서 깊이 150㎛ 이하의 영역에 형성된다. 또한, 미소 결함층은 더욱 바람직하게는, 반도체 기판의 표면에서 깊이 10㎛ 이상의 영역으로 형성된다.
종래는, 미소 결함층은, 예를 들어, 700㎛ 정도의 두께의 반도체 기판의 이면 근방에 형성되고, 기판 표면 근방에 형성되지 않았다. 그 이유는 미소 결함층을 기판 표면 근방에 형성하면, 미소 결함층이 후공정에서 형성되는 반도체 집적회로의 특성에 악영향을 준다고 생각되기 때문이다. 이면 근방에 형성된 미소 결함층은 반도체 집적회로 형성후의 이면 연마 공정에서 반도체 기판이 150㎛ 이하로 되면 제거된다. 따라서, 종래의 반도체 장치의 제조 방법에서는 이면 연마후에는 미소 결함층은 남아 있지 않았다. 본 발명은 미소 결함층이 박판화 후에도 남도록 하여 기판 이면에서의 중금속오염으로부터 반도체 집적회로를 보호할 수 있는 반도체 장치를 제조한다.
여기서 형성한 미소 결함층은 상기 기술한 바와 같이, 박판화 후에도 잔존한다. 따라서, 미소 결함층은 박판화 후의 이면에 대응하는 깊이보다 얕은 영역에 형성된다.
또한, 미소 결함층은 바람직하게는, 그 결함 밀도가 1×104~3×105/㎠ 로 되 도록 형성된다.
미소 결함층은, 예를 들어, 산소가스 분위화 또는 산소 및 질소의 혼합가스 분위화에서 기판을 열처리 하여 형성할 수 있다. 열처리의 온도ㆍ시간 등을 적절히 변화시킴으로써 미소 결함층이 형성되는 깊이를 조절할 수 있다. 또한, 산소의 분압 등을 적절히 변화시켜 미소 결함층의 결함 밀도를 조절할 수 있다.
미소 결함층은 또한 산소이온을 기판에 주입함으로써 형성할 수 있다. 이온 주입의 에너지 등을 적절히 변화시켜 미소 결함층이 형성되는 깊이를 조절할 수 있다. 또한, 주입하는 산소 이온의 양 등을 적절히 변화시켜 미소 결함층의 결함 밀도를 조절할 수 있다.
그 밖에, 여러 가지의 공지된 방법을 사용하여, 미소 결함층을 형성할 수 있다. 또한, 상기 이외의 방법으로 미소 결함층의 깊이 또는 결함 밀도의 조절을 실시해도 된다.
2-2. 기판 상에 반도체 집적회로를 형성하는 공정
반도체 집적회로는, 미소 결함층을 형성하기 전 또는 후에 형성한다. 반도체 집적회로를 형성 중의 중금속 오염을 방지하기 위해서, 반도체 집적회로는 미소 결함층의 형성후에 형성하는 것이 바람직하다.
2-3. 미소 결함층을 남기도록 기판 이면에서 두께 150㎛ 이하로 박판화하는 공정
박판화는 기판 이면에서, 미소 결함층을 남김과 함께 두께가 150㎛ 이하로 된다. 또한, 박판화는 바람직하게는 미소 결함층이 이면에 노출되도록 실시된다.
이 때, 미소 결함층은 반도체 집적회로로부터 충분히 떨어진 위치에 형성되 어 미소 결함층이 반도체 집적회로에 악영향을 주는 것을 회피할 수 있기 때문이다.
또한, 박판화는 바람직하게는 기계적 연마로 이루어진다. 또한, 박판화는 더욱 바람직하게는 기계적 연마 및 그에 계속되는 습식 또는 건식에칭으로 이루어진다. 기계적 연마시에 기판 이면에 응력변형층이 형성되지만, 이 층을 에칭 제거함으로써, 웨이퍼의 휘어짐 등을 완화할 수 있다. 습식 에칭은 NaOH 또는 KOH 수용액 등을 사용하여 실시할 수 있다. 건식 에칭은, 예를 들어, 폴리싱법으로 실시할 수 있다.
이상의 공정에 의해, 반도체 기판과 기판상에 형성된 반도체 집적회로와 기판 내에 형성되는 미소 결함층을 구비하여 기판은 그 두께가 150㎛ 이하인 반도체 장치를 얻을 수 있다.
3.기타
상기 반도체 장치의 구조에 대한 설명은 그 취지에 반하지 않는 한, 반도체 장치의 제조 방법에 대해 적용되고, 그 반대도 성립한다.
실시예 1
이하, 본 발명의 실시예 1 을 도면에 기초하여 설명한다. 도 1 은 본 발명의 실시예에 있어서 얇은 기판을 갖는 반도체 장치의 구조를 나타내는 단면도이다.
1. 반도체 장치의 구조
본 실시예의 반도체 장치는 반도체 Si 기판 (1) 과, 기판 (1) 상에 형성된 반도체 집적회로와 기판 내에 형성된 미소 결함층 (2) 을 구비하고, 기판 (1) 은 그 두께가 150㎛ 이하이다. 미소 결함층 (2) 은 기판 (1) 이면 근방에 형성된다. 기판 (1) 상에는 반도체 집적회로로서, 게이트 절연막 (5) 과, 그 위에 형성된 게이트 전극 (6) 과, 게이트 전극 (6) 의 측면에 형성된 사이드월 (8) 과, 게이트 전극에 근접하여 형성된 LDD 영역 (7) 및 소스ㆍ드레인 영역 (9) 가 형성된다. 또한, 기판 (1) 상에는 층간 절연막 (10) 과, 층간 절연막 (10) 에 형성됨과 함께 접속 배선 금속재 (12) 로 충전된 접속 구멍 (11) 과, 층간 절연막 (10) 상에 배치된 메탈 배선 (13) 이 형성된다. 또한, 층간 절연막 (10) 상에는 별도의 층간 절연막 (15) 과 층간 절연막 (15) 에 형성됨과 함께, 접속 배선 금속재 (17) 로 충전된 접속 구멍 (16) 과, 층간 절연막 (15) 상에 배치된 메탈 배선 (18) 이 형성된다. 더욱, 층간 절연막 (15) 상에는 Pad 접속 구멍 (20) 을 갖는 커버글래스 (19) 가 형성된다.
2. 반도체 장치의 제조 방법
이하, 본 실시예의 반도체 장치의 제조 방법을 도 2∼8 을 사용하여 설명한다. 또한, 도 2∼8 은 본 발명의 반도체 장치의 제조 공정을 나타내는 단면도이다.
우선, 500∼1000㎛ 의 두께를 갖는 반도체 Si 기판 (1) 의 표면에서 깊이 150㎛ 이하의 영역에 미소 결함층 (2) 을 형성하여 도 2 에 나타내는 구조를 얻는다. 도 2 에 나타내는 바와 같이, 미소 결함층 (2) 은 기판 (1) 의 표면측 (상 측) 에 형성된다. 미소 결함층의 결함 밀도는 1×104~3×105/㎠ 로 한다. 미소 결함층 (2) 은 산소 분압하 (산소, 또는 산소/질소 분위기) 에서, CZ Si 기판에 1100℃ 이상의 고온 열처리를 실시하여 산소를 외방 (外方) 확산시켜 Si 웨이퍼로 제작한다. 이 때, 열처리의 온도, 시간을 조절하여 미소 결함층 (2) 의 표면에서의 깊이, 미소 결함층 (2) 의 결함 밀도를 조절할 수 있다.
다음으로, 도 (3) 에 나타내는 바와 같이 Si 기판 (1) 표면부에 소자 분리 영역 (3) 을 배치한다. 소자 분리 영역 (3) 은, STI (Shallow Trench Isolation) 법이나 열 산화막을 사용하는 LOCOS 법을 사용하여 형성할 수 있다. 또한, 도 3 에 나타나는 기판 (1) 의 두께 및 미소 결함층 (2) 의 위치는, 도 2 의 것과 동일하다. 따라서, 도 3 에서의 미소 결함층 (2) 보다 아래 부분은 실제는 도 2 와 같은 두께를 갖고 있다. 도 4∼7 에 대해서도 같다.
계속해서, 기판상의 활성화 영역에 트랜지스터 구조를 형성한다. 우선, 레지스트 마스크를 사용하여 웰을 주입함으로써 웰영역 (4) 을 형성하고, 계속해서, 게이트 산화막 (5) 을 배치한다. 이 게이트 산화막 (5) 의 막두께는 일반적으로 사용되는 3∼20nm 의 막두께이면 된다.
계속해서, 게이트 전극 (6) 을 배치한다. 이 게이트 전극 (6) 의 선폭은 0.13∼1.0㎛ 의 선폭이면 된다. 이 웰 (4) 형성으로부터, 게이트 전극 (6) 형성까지의 공정을 바꾸고, 게이트 산화막 (5) 을 형성하여 게이트 전극 (6) 을 배치한 후, 게이트 전극의 두께를 고려한 주입 에너지로 웰 주입을 수행하여 웰 영역 (4) 을 형성해도 된다. 계속해서, 도 4 에 나타나는 것과 같이 게이트 전극 (6) 을 마스크로 하여 LDD 영역 (7) 을 형성한다. 더욱, 게이트 전극 (6) 측 벽부에 자기 정합적으로 사이드월막 (8) 을 형성하고, 이온을 주입하여 고농도 소스ㆍ드레인 영역 (9) 을 형성한다. 그 후, 자기 정합적으로 게이트 전극 (6) 상부 및 트랜지스터의 소스ㆍ드레인 영역 (9) 살리사이드 구조를 배치해도 된다.
계속해서, 제 1 층간 절연막 (10) 을 Si 기판 (1) 표면 전역에 배치한다. 계속해서, 트랜지스터를 능동적으로 동작시키기 위해서 배선과 접속되는 구멍 (11) 을 층간 절연막 중에 배치한다. 도면 중에는 소스ㆍ드레인부 (9) 에만 접속 구멍 (11) 을 배치하고 있지만, 게이트 전극 (6) 에 대해서도 접속 구멍을 배치한다. 접속 구멍 (11) 에는 전기적 접속을 가능하게 하는 텅스텐 등의 금속재료 (12) 를 배치한다. 계속해서, 상기 트랜지스터를 동작시키기 위해서 제 1 메탈 배선 (13) 을 상기 층간 절연막 (10) 상에 배치한다.
또한, 상기 기술한 트랜지스터는 NMOS 트랜지스터 및 PMOS 트랜지스터의 어느 하나의 구조이어도 된다. 또한, 도 5 에 나타나는 바와 같이, 게이트 전극 (6) 대신에, 불휘발성 메모리의 제 1 게이트 전극 (플로팅 게이트 전극) (6a) 을 구비하여, 플로팅 게이트 전극 (6a) 상에, 제 2 게이트 전극 (컨트롤 게이트 전극) (14) 을 배치한 메모리 디바이스를 사용해도 된다 (실시예 2).
계속해서, 도 6 에 나타나는 바와 같이, 제 1 메탈 배선 (13) 위에 제 2 층간 절연막 (15) 을 배치하고, 제 2 층간 절연막 (15) 중에 접속 구멍 (16) 을 배치하고, 접속 구멍 (16) 에는 전기적 접속을 가능하게 하는 텅스텐 등의 금속 재료 (17) 를 배치하고, 제 2 층간 절연막 (15) 상에 제 2 메탈 배선 (18) 을 배치한다. 이 도 6 에 나타내는 공정을 이후에 반복함으로써 메탈 배선층을 5 층에서 6 층 정도로 해도 된다.
계속해서, 도 7 에 나타나는 바와 같이, 최상층의 메탈 배선 (18) 의 상부에 커버글래스 (19) 를 전체면에 배치하고, 커버글래스 (19) 에 메탈 배선 (18) 과 반도체 장치 외부로부터 접속 하기 위한 구멍 (20) 을 형성한다.
계속해서, 도 8 에 나타나는 바와 같이, 박형 연마가 가능한 그라인더를 사용하고, 상기 반도체 집적 회로가 형성된 Si 기판 (1) 이면의 기계연마를 실시하여 그 두께를 150㎛ 이하로 한다. 이 연마 후에도 미소 결함층 (2) 은 Si 기판 (1) 내에 남는다. 본 실시예에서 미소 결함층 (2) 은, 기판 (1) 이면에 노출된다.
이후, 웨이퍼의 휘어짐 등을 완화시키기 위해, NaOH 또는 KOH 등 에칭액으로하여 응력변형층을 삭제해도 좋다.
이 구조를 갖는 반도체 장치를 제작하는 것에 의해, 얇은 기판으로 구성된 반도체 장치를 LSI 패키지 내에서 적층하여 사용하는 경우나 IC 카드 모듈과 같이, 모듈 내에서 수지밀봉되는 경우, 반도체 장치의 이면으로부터 철이나 니켈 등의 중금속 오염 등에 의한, 반도체 장치의 신뢰성 열화를 방지하는 것이 가능하게 된다.
본 발명의 발명자는 반도체 기판의 두께가 150㎛ 이하로 박판화된 반도체 장치에서는, 수지밀봉 공정 등에 의해 기판 이면에서 철이나 니켈 등의 중금속이 기 판 내에 침입하고, 나아가서는 기판표면의 반도체 집적회로를 오염시켜 반도체 장치의 특성을 악화시키는 경우가 있는 것을 발견하였다. 그리고, 이 지견에 근거하여 수지밀봉 공정에서도 기판 내에 미소 결함층을 구비함으로써, 반도체 집적회로가 중금속 오염으로부터 보호되는 것을 알아내고 본 발명을 완성하기에 이르렀다.
본 발명에 의하면 신뢰성이 높은 박형의 반도체 장치를 얻을 수 있다. 또한, 수지밀봉 공정에서의 수율을 향상시킬 수 있다.

Claims (13)

  1. 상부에 반도체 집적회로를 가지며 내부에 미소 결함층이 미리 형성된 반도체 기판이, 미소 결함층을 남기도록 기판 이면으로부터 두께 150㎛ 이하로 박판화 되어 이루어지는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 미소 결함층은 상기 기판의 표면으로부터 깊이 10㎛ 이상의 영역에 형성되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 미소 결함층은 그 결함 밀도가 1×104~3×105/㎠ 인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 박판화는 상기 미소 결함층이 이면에 노출되도록 실시되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 박판화는 기계적 연마로 이루어지는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 박판화는 기계적 연마 및 이에 계속되는 습식 또는 건식 에칭으로 이루어지는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 집적회로는 1 층 이상의 게이트 산화막 및 1 층 이상의 게이트 전극층을 포함하는, 반도체 장치.
  8. 반도체 기판 내에 미소 결함층을 형성하고, 상기 반도체 기판 상에 반도체 집적회로를 형성하여, 상기 미소 결함층을 남기도록 상기 기판 이면으로부터 두께 150㎛ 이하로 박판화하는 공정을 구비하는, 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 미소 결함층은 상기 반도체 기판의 표면으로부터 깊이 10㎛ 이상의 영역에 형성되는, 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 박판화는 상기 미소 결함층이 이면에 노출되도록 실시되는, 반도체 장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 박판화는 기계적 연마로 이루어지는, 반도체 장치의 제조 방법.
  12. 제 8 항에 있어서,
    상기 박판화는 기계적 연마 및 이에 계속되는 습식 또는 건식 에칭으로 이루어지는, 반도체 장치의 제조 방법.
  13. 제 8 항에 있어서,
    상기 반도체 집적회로는 1 층 이상의 게이트 산화막과 1 층 이상의 게이트 전극층을 포함하는, 반도체 장치의 제조 방법.
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