KR100643769B1 - Ｓｏｉ 웨이퍼를 사용한 캡 웨이퍼 제조방법, 제조된 캡웨이퍼를 사용한 반도체 칩 제조방법 및 제조된 반도체 칩 - Google Patents

Abstract

본 발명에서는 상부실리콘층, 절연층, 및 하부실리콘층을 포함하는 실리콘 온 인슐레이터(Silicon On Insulator, SOI) 웨이퍼를 준비하는 단계 및 상부실리콘층을 식각하여 절연층까지 관통하는 관통홀을 형성하는 단계를 포함하는 캡 웨이퍼 제조방법이 개시된다. 또한, 본 발명에 따라 제조된 캡 웨이퍼를 사용하여 캡 웨이퍼의 관통홀을 도금하는 단계, 캡 웨이퍼를 소자가 배치된 기판상에 접합시키는 단계; 하부실리콘층을 습식 식각하여 제거하는 단계, 절연층을 제거하는 단계 및 소자와 전기적으로 연결된 전극을 제작하는 단계를 포함하는 패키징된 반도체 칩 제조방법 및 그에 따라 제조된 반도체 칩이 개시된다.

캡 웨이퍼, 실리콘 온 인슐레이터 웨이퍼, 관통홀, 습식 식각

Description

ＳＯＩ 웨이퍼를 사용한 캡 웨이퍼 제조방법, 제조된 캡 웨이퍼를 사용한 반도체 칩 제조방법 및 제조된 반도체 칩{Preparation method for a cap wafer using a SOI wafer, fabricating mathod for a semiconductor chip using the cap wafer and the semiconductor chip fabricated by the same method}

도 1은 본 발명의 캡 웨이퍼 제조방법의 일실시예에서 사용되는 실리콘 온 인슐레이터 웨이퍼의 단면도이고,

도 2a는 본 발명의 캡 웨이퍼 제조방법의 일실시예에 따라 제조된 캡 웨이퍼이고, 도 2b는 본 발명의 다른 실시예에 따라 제조되어, 관통홀이 도금된 캡 웨이퍼를 나타내고 있고,

도 3는 본 발명의 반도체 칩 제조방법의 일실시예에 따라 제조된 반도체 칩의 단면도이고, 도 3a내지 도 3e는 반도체 칩의 제조방법을 나타내고 있다.

*도면의 주요부분의 부호 설명*

100: SOI 웨이퍼 110, 210, 310: 상부실리콘층

120, 220, 370: 절연층 130, 230, 380: 하부실리콘층

200: 캡 웨이퍼 240: 관통홀

250, 390: 도금물질 300: 반도체 칩

320: 소자 330: 패드

340: 기판 350: 전극

360: 실링층

본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, SOI) 웨이퍼를 사용하여 캡 웨이퍼를 제조하는 방법과 이를 사용하여 반도체 칩을 제조하는 방법 및 제조된 반도체 칩에 관한 것이다.

일반적으로 웨이퍼 한 장에는 동일한 전기회로가 인쇄된 칩이 수십개 이상 만들어진다. 이들에는 그 각각이 전자부품으로서의 역할을 수행하기 위하여는 외부의 전기신호를 받아 칩 내부에서 가공된 전기신호를 전달해주기 위하여 외부와 연결되는 전기선이 제작되어야 한다. 따라서, 웨이퍼를 절단하여 생긴 칩에 전기적 연결선을 만들고 외부 충격에 견디도록 밀봉 포장해주는 패키징 공정이 요구된다. 패키징 공정에는 패키지를 실장하는 방법, 패키지를 구성하는 재료 및 제조방법에 따라 여러 종류가 있고, 그 중에서 캡 웨이퍼를 사용하는 방법이 있다.

캡 웨이퍼는 기판상에 부착된 여러 종류의 소자를 외부 충격 및 먼지 등의 작동 방해 요인으로부터 보호하기 위하여 그 위에 씌워주는 웨이퍼이다. 캡 웨이퍼를 제작하기 위해서는 일반적으로 두께가 약 200㎛ 내지 300㎛의 실리콘 웨이퍼를 사용하는데, 이를 외부와 전기적으로 연결하여 주기 위해서는 그 두께를 관통하는 관통홀(via hole)이 내부에 제작된다. 이 경우에는 그 두께만큼의 깊이를 갖는 미 세한 직경의 긴 원통형의 홀을 웨이퍼에 만들어야 한다. 관통홀의 직경이 크면 사용할 수 있는 캡 웨이퍼의 용적이 줄어들게 되고, 직경이 작으면 관통홀을 만들 때 미세한 작업이 필요하고 또한 외부전극과의 연결을 위한 관통홀 내부 표면 도금작업이 그만큼 어려워지게 된다. 그 외에도, 일반적인 실리콘 웨이퍼를 사용하면 소자와 결합된 기판과 접합된 후에는 불필요한 실리콘층은 제거되어야 한다. 캡 웨이퍼로서 작용할 만큼의 실리콘층을 확보하기 위하여는 소정 두께의 실리콘을 남겨놓아야 하고 이를 위해서는 적절한 방법으로 실리콘층을 제거하여야 한다.

웨이퍼 위에 형성된 감광막 패턴에 따라 하부막을 제거하는 공정을 식각(etching)이라 한다. 식각에는 습식 식각 및 건식 식각이 있는데, 액상의 식각 용액에 웨이퍼를 넣어 액체-고체 화학 반응에 의해 표면을 식각해 내는 방법으로 물질의 선택성 및 생산성이 높다는 장점이 있다. 식각 용액으로는 일반적으로 플루오르화 수소산(HF)이 사용된다. 그러나, 반도체 IC 제조 공정에서 식각하고자 하는 대부분의 물질들은(단결정 실리콘을 제외하고) SiO₂, Si₃N₄, 증착된 금속 등과 같이 비정질이나 다결정 물질이다. 따라서 이러한 물질들을 습식 식각하면 등방성 식각(isotropic etching)으로 인해 수평과 수직이 같은 비율로 식각되므로 원하는 모형의 식각 형상이 얻어지지 않는다. 이것이 바로 습식 식각의 가장 큰 단점인, 마스크 아래가 식각되는, 언더컷(undercut)을 유발하는 것으로서, 식각 모형의 분해능 저하를 일으키는 한 원인인 것이다. 이와 같은 문제를 해결하기 위해 개발된 기술이 건식 식각이다.

건식 식각은 웨이퍼 표면에의 이온 충격에 의한 물리적 작용이나, 플라즈마 속에서 발생된 반응 물질들의 화학작용, 또는 물리 및 화학적 작용이 동시에 일어나 식각이 진행되는 공정이다. 물리적 식각은 이온들이 식각 대상 물질을 향하여 전계(electric field)에 의해 가속된 후 충돌할 때의 운동량 이전에 의해 표면마멸 현상이 일어나는 것으로서, 여기에는 이온빔(ion beam) 식각(혹은 이온빔 밀링(milling)), 스퍼터(sputter) 식각, 그리고 RF(radio-frequency) 식각 등이 있다.

한편 화학적 건식 식각은 플라즈마에서 생성된 반응 종들이 식각될 물질의 표면에 공급되어 그곳에서 반응 종과 표면 원자들 사이에 화학 반응이 일어나 그 결과, 휘발성 기체를 생성시킴으로써 진행되는 식각을 의미한다. 이 경우는 습식 식각과 마찬가지로 등방성 식각이 일어나는데, 습식 식각과의 차이는 반응기가 진공상태에 있기 때문에 휘발성 생성물의 표면으로부터의 이동 즉, 제거가 보다 용이하다는 점이다. 물리적 및 화학적 건식 식각은 전계를 통한 가속과 같은 물리적 방법에 의하여 이온이나 전자, 혹은 광자들이 식각될 물질 표면에 충돌하여 표면 물질들을 먼저 활성화시키고, 이렇게 활성화된 표면 물질들이 반응기 내에 존재하는 화학종들과 화학반응을 일으켜 휘발성 기체를 생성시키면서 식각이 일어나는 것을 뜻한다. 이 경우 이온자체도 반응물질이 될 수 있다.

평행판(parallel plate) 반응로 내에서의 플라즈마 식각, 반응이온 식각(reactive ion etching: RIE)이나 반응 스퍼터(reactive sputter) 식각, 반응이온빔 밀링, 전자나 광자 유발(electron or photon assisted) 화학적 건식 식각 등이 여기에 속한다. 또한 최근에는 반응기 내의 플라즈마 밀도를 증가시키기 위해 자계 (magnetic field)도 전계와 같이 활용하는 식각 기술과 장치들이 개발되어 응용되고 있다.

건식 식각 방법을 사용하면 이온의 수직 충돌에 의한 비등방성 식각(anisotropic etching) 처리가 가능해 매우 미세한 패턴가공에 적합하고, 화학물질을 사용하지 않아 공정이 깨끗하고 안전하다는 장점이 있다. 다만, 이온 충돌에 의한 물리적 식각 특성으로 인하여 특정물질만의 선택적 식각이 어렵다는 단점과 함께 공정이 복잡하고 생산성이 낮아지며, 또한 고가의 공정이라는 특징이 있다. 그에 비해 습식 식각 방법은 등방성 식각 문제가 발생하기는 하나 보다 쉽고 단순한 공정으로 그 선택성 및 생산성 면에서 건식 식각 방법에 비해 장점이 있다.

캡 웨이퍼를 제작하기 위하여 두께가 두꺼운 실리콘 웨이퍼를 사용하면, 관통홀은 그 직경이 좁고 높이는 높은 원통형에 가까운 형태를 나타내야 하므로, 전술한대로 습식 식각방법으로는 그 제작이 용이하지 않고 따라서 일반적으로 좀더 정교한 식각이 가능한 건식 식각 방법이 사용된다. 따라서 전술한 건식 식각 방법의 문제점을 안고 반도체 칩 패키징 공정이 수행되게 되는 것이다.

반도체 칩 제작시 기판에 접합된 캡 웨이퍼는 여분의 불필요한 실리콘층을 제거할 필요가 있다. 이를 위하여는 화학 기계 평탄화(Chemical Mechanical Planarization, CMP) 공정이 수행되는데, CMP 공정이란 연마제에 의한 기계적인 연마 효과 및 산성 또는 염기성 용액에 의한 화학적 반응 효과를 결합하여 웨이퍼 표면을 평탄화하는 공정을 의미한다. 화학용액에 미세한 연마 입자가 첨가된 슬러리를 웨이퍼와 연마 패드사이에 공급하고 연마 패드를 가압, 회전시키면 웨이퍼의 표면연마가 진행된다. 전술한 대로 캡 웨이퍼에서 소정 두께의 실리콘을 남겨놓아야 하는 경우 CMP 공정의 연마패드로 웨이퍼를 연마하는 경우, 원하는 두께로 정확히 연마하고자 하여도 남아있는 웨이퍼의 두께에는 오차가 발생하게 된다. 따라서, 부정확한 두께의 캡 웨이퍼로 인하여 정확한 반도체 칩의 작동을 보장할 수 없게 된다.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 캡 웨이퍼 제작시 SOI 웨이퍼를 사용하여, 실리콘 웨이퍼에 외부와의 연결을 위한 전극을 만들기 위한 관통홀 제작시 상부실리콘층의 두께가 작기 때문에 습식 식각 방법이 적용될 수 있고, 또한 본 캡 웨이퍼를 사용하여 반도체 칩을 패키징할 때, 불필요한 실리콘층을 제거하는 경우 절연층을 이용하여 식각 방법을 적용하는 것을 그 목적으로 하고 있다.

이상과 같은 목적을 달성하기 위한 본 발명의 일실시예에 따르면, 상부실리콘층, 절연층, 및 하부실리콘층을 포함하는 SOI 웨이퍼를 준비하는 단계 및 상부실리콘층을 식각하여 절연층까지 관통하는 관통홀을 형성하는 단계를 포함하는 캡 웨이퍼 제조방법이 제공된다. 또한 본 제조방법은 관통홀을 도금하는 단계를 더 포함할 수 있다. 바람직하게는 상부실리콘의 두께가 40㎛ 내지 50㎛일 수 있다.

본 발명의 다른 일실시예에 따르면 상부실리콘층, 절연층, 및 하부실리콘층을 포함하는 SOI 웨이퍼를 준비하는 단계; 상부실리콘층을 식각하여 절연층까지 관 통하는 관통홀을 형성하여 캡 웨이퍼를 제조하는 단계; 관통홀을 도금하는 단계; 캡 웨이퍼를 소자가 배치된 기판상에 접합시키는 단계; 하부실리콘층을 습식 식각하여 제거하는 단계; 절연층을 제거하는 단계; 및 소자와 전기적으로 연결된 전극을 제작하는 단계;를 포함하는 패키징된 반도체 칩 제조방법이 제공되고 그에 따라 제조된 패키징된 반도체 칩이 제공될 수 있다.

이하에서는 첨부된 도면을 참고하여 본 발명을 상세히 설명하고자 한다.

SOI 웨이퍼는 실리콘 온 인슐레이터(Silicon On Insulator, SOI) 웨이퍼의 약어로서, 기판 위에 절연층을 형성한 뒤 절연층 상면에 얇은 단결정 실리콘층을 형성한 것을 의미한다. 절연층은 일반적으로 실리콘 산화물(SiO₂) 또는 유리를 포함한다. 도 1에는 SOI 웨이퍼(100)가 도시되어 있는데, 하부실리콘층(130)상에 절연층(120)이 적층되고, 그 상면에 다시 상부실리콘층(110)이 적층되어 있는 것이 나타나 있다. 상부실리콘층(110)은 하부실리콘층(130)에 비하여 상당히 얇은 단결정 실리콘으로 이루어져 있고, 그 두께는 제작하고자 하는 관통홀의 직경 및 관통홀들간의 간격 즉, 피치(pitch) 등을 고려하여 정할 수 있다.

도 2a는 본 발명의 일실시예에 따라 SOI 웨이퍼를 사용하여 제조된 캡 웨이퍼(200)의 구성을 나타내는 수직 단면도이다. 도2a에 따르면, SOI 웨이퍼의 상부실리콘층(210)이 식각되어 관통홀(240)이 제작되었다. 상부실리콘층(210)의 두께가 얇기 때문에, 습식 식각 방법에 의하여 식각이 수행될 수 있고, 보다 저비용으로 짧은 시간에 건식 식각 방법으로도 수행될 수 있다. 습식 식각 방법에 의할 경우 등방성 식각이 이루어져 언더컷 현상으로 관통홀(240)의 상부와 하부의 직경에 차이가 있으나, 층의 두께가 얇기 때문에 그 차이는 작게 되어 제작이 가능한 관통홀 피치가 줄어들 수 있으므로, 보다 간단하고 저비용의 습식 식각 방법이 적용될 수 있는 것이다. 제조된 캡 웨이퍼(200)는 관통홀(240)이 상부실리콘층(210)에만 형성되고 절연층(220) 및 하부실리콘층(230)에는 형성되지 않는다.

도 2b에는 도 2a와 같이 관통홀(240)이 형성된 캡 웨이퍼(200)를 반도체 칩 패키징 공정에 사용하기 위하여 관통홀(240)의 내부 및 관통홀(240)이 형성된 상부실리콘층(210)의 상면 일부에 도금물질(250)이 도금되어 있는 상태를 도시하고 있다. 도금물질(250)은 소자와 외부 전극을 연결하기 위한 전기적 연결통로 역할을 한다.

캡 웨이퍼(200)에 관통홀(240)을 만드는 경우, 기판이 되는 반도체에 실장되는 소자 및 접합을 위한 패드와 실링층의 위치등이 고려된다. 캡 웨이퍼(200)에는 전기적 연결을 위한 관통홀(240)이외에도 공동(도시되지 않음)이 만들어져 그 내부에 기판상에 실장된 소자가 위치할 수 있는 공간을 확보할 수 있다. 공동(cavity)의 양말단에는 도금물질(250)이 도금되어 기판상의 패드과 전기적으로 연결되게 된다. 공동 및 관통홀의 너비를 고려할 때, 피치는 약 150 ㎛ 이상인 것이 바람직하다. 관통홀(240) 생성에 의하여 계산될 피치를 약 150 ㎛로 정하고, 관통홀(240)의 상부실리콘층(210)에서의 직경을 약 100 ㎛로 하고자 하는 경우에는 상부실리콘층(210)이 40 ㎛ 내지 50 ㎛인 SOI 웨이퍼를 사용하면 원하는 직경의 관통홀(240)을 습식식각해낼 수 있다. 40 ㎛의 상부실리콘층(210)을 갖는 SOI 웨이퍼를 사용하면 관통홀(240)의 직경은 상부실리콘층(210)에서는 약 100 ㎛이지만, 절연층(220)과 맞닿은 곳에서의 직경은 약 44 ㎛가 된다. 40 ㎛ 대신 50 ㎛의 상부실리콘층(210)을 갖는 SOI 웨이퍼를 사용하면 절연층(220)에서의 직경은 약 30 ㎛가 된다. 30 ㎛내지 40 ㎛의 직경에서는 도금 및 외부전극 제작이 가능하다.

도 3에는 본 발명의 일실시예에 따른 캡 웨이퍼를 사용하여 패키징된 반도체 칩(300)이 도시되어 있고 도 3a 내지 도 3e에는 본 발명의 일실시예에 따라 패키징된 반도체 칩을 제조하는 방법이 나타나 있다.

먼저, 도 3a를 살펴보면, 관통홀이 형성되어 그 내부에 도금물질(390)이 도금된 캡 웨이퍼가 준비되어 소자(320)가 실장되고 소자(320)의 양 측면에 소정 거리 이격되어 위치한 패드(330) 및 실링층(360)을 갖는 기판(340)에 접합되기 위해 화살표 방향으로 접근되고 있는 상태가 나타나 있다. 도 3b에서는 관통홀로부터 상부실리콘층(310)의 상면까지 연장되도록 도금된 도금물질(390)과 기판상에 위치한 패드(330)이 접합되어 캡 웨이퍼가 기판(340)에 접합된다. 실링층(360) 또한 반도체 칩의 양측면에서 접합하여 반도체 칩을 밀봉하게 된다.

접합 후에는 캡 웨이퍼의 하부실리콘층(380) 및 절연층(370)을 제거하여야 한다. 도 3c에서는 하부실리콘층(380)이 CMP공정이 아닌 식각 공정에 따라 제거된다. 식각공정은 습식 식각이거나 또는 건식 식각방법 어떤 것이든 사용될 수 있는데, 습식 식각 방법을 사용하더라도 절연층(370)이 존재하기 때문에, 절연층이 일종의 식각 종결 표지처럼 작용하여 절연층(370)까지 식각이 진행된다. 만약 절연층이 없는 일반적인 실리콘 웨이퍼였다면, 식각은 관통홀이 형성된 상부실리콘층 (310)까지 진행될 수 있고, 그에 따라 캡 웨이퍼가 손상되어 패키징이 불완전하게 된다. 식각은 절연층(370)까지 완전히 진행되어 하부실리콘층(380)이 잔존하지 않게 된다. 다음으로 다시 절연층(370)을 제거하기 위하여 절연체를 제거해낼 수 있는 용액을 사용하거나 건식 식각 방법을 사용한다(도 3d).

절연층(370)이 제거되면, 드러난 도금부분에 통상의 전극제작 방법을 사용하여 외부와의 전기적 연결 통로인 전극(350)을 제작한다. 전극제작 방법은 예를 들면, T-패드증착(T-pad deposition) 방법이나 솔더링(soldering) 방법과 같은 적절한 방법을 사용할 수 있다. 도 3e에서는 솔더링 방법을 사용하여 전극이 제작된 반도체 칩을 도시하고 있다. 이로 인해 소자는 전기적으로 외부와 연결되어 있으면서 외부 충격이나 미세먼지, 습기 등과 같은 반도체 칩의 전기적 성능열화 요인으로부터 보호되도록 캡 웨이퍼로 패키징되게 된다.

이상 설명한 바와 같이, 전술한 본 발명에 따른 캡 웨이퍼는 상부실리콘층과 하부실리콘층 사이에 절연층을 포함하는 SOI웨이퍼를 사용하여 제조되어, 외부전극과의 연결을 위한 상부실리콘층의 관통홀 제작시 건식 식각의 시간 및 비용이 절감되며, 보다 쉽고 단순한 습식 식각 방법도 적용될 수 있어, 높은 선택성 및 생산성과 저비용을 보장할 수 있는 효과가 있다.

또한, 캡 웨이퍼를 원하는 두께만 남기고 잔여 웨이퍼 부분을 제거하기 위하여 절연층까지 습식 식각 방법을 이용하여 제거하고, 절연층을 제거하기 위한 공정을 수행할 수 있으므로 CMP 공정에 따른 두께오차를 줄일 수 있어, 보다 우수한 성 능의 반도체 칩을 제조할 수 있다는 효과가 있다.

이상에서는 본 발명의 바람직한 실시예에 대하여 설명하였으나, 본 발명은 상술한 특정 실시예들에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 분리하여 이해되어져서는 안 될 것이다.

Claims (5)

1. 상부실리콘층, 절연층, 및 하부실리콘층을 포함하는 실리콘 온 인슐레이터(Silicon On Insulator, SOI) 웨이퍼를 준비하는 단계; 및

   상기 상부실리콘층을 식각하여 절연층까지 관통하는 관통홀을 형성하는 단계;를 포함하는 캡 웨이퍼 제조방법.
2. 제 1항에 있어서,

   상기 관통홀을 도금하는 단계를 더 포함하는 캡 웨이퍼 제조방법.
3. 제 1항에 있어서,

   상기 상부실리콘의 두께는 40㎛ 내지 50㎛인 캡 웨이퍼 제조방법.
4. 상부실리콘층, 절연층, 및 하부실리콘층을 포함하는 SOI 웨이퍼를 준비하는 단계;

   상기 상부실리콘층을 식각하여 절연층까지 관통하는 관통홀을 형성하여 캡 웨이퍼를 제조하는 단계;

   상기 관통홀을 도금하는 단계;

   상기 캡 웨이퍼를 소자가 배치된 기판상에 접합시키는 단계;

   상기 하부실리콘층을 습식 식각하여 제거하는 단계;

   상기 절연층을 제거하는 단계; 및

   상기 소자와 전기적으로 연결된 전극을 제작하는 단계;를 포함하는 패키징된 반도체 칩 제조방법.
5. 제 4항에 따른 제조방법에 의하여 제조된 패키징된 반도체 칩.

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