KR100640605B1 - 전하전송소자를 위한 신호전하 컨버터 - Google Patents

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Abstract

신호 전하를 전압으로 변환시키는 신호 컨버터는, 신호 전하를 받는 제1 스테이지의 제1 드라이버 트랜지스터를 포함한다. 후속 드라이버 트랜지스터는 제1 드라이버 트랜지스터의 출력에 연결되고, 그 후속 드라이버의 게이트 절연막은 줄어든 두께를 갖는다. 후속 드라이버 트랜지스터는 제2 스테이지를 구성하거나 또는 제3 스테이지를 구성한다. 후속 드라이버 트랜지스터의 게이트 절연막 두께의 감소는 전하 전달 효율의 감소 없이 전압 이득(AVtotal)을 증가시켜서 신호 컨버터의 전체 감도(sensitivity)를 증가시킨다.

Description

전하전송소자를 위한 신호전하 컨버터{Signal charge converter for charge transfer element}
도 1은 종래의 포토-다이오드 이미징 시스템의 블록도이다.
도 2는 도 1의 포토-다이오드 이미징 시스템의 출력회로 내의 신호 컨버터의 일 예를 나타내 보인 회로도이다.
도 3은 도 1의 포토-다이오드 이미징 시스템의 출력 회로의 구성요소들을 나타내 보인 레이아웃도이다.
도 4는 도 1의 포토-다이오드 이미징 시스템의 출력회로 내의 신호 컨버터의 다른 예를 나타내 보인 회로도이다.
도 5는 도 4의 신호 컨버터내의 제1 및 제2 드라이버 모스 트랜지스터를 나타내 보인 단면도이다.
도 6은 본 발명의 일 실시예에 따라 향상된 감도를 갖는 신호 컨버터를 나타내 보인 회로도이다.
도 7, 8, 9, 10, 11, 12, 13, 14 및 15는 본 발명의 일 실시예에 따라, 도 6의 신호 컨버터 내의 모스 트랜지스터가 가능한 여러 가지의 게이트 절연막 두께를 갖는 것을 설명하기 위하여 나타내 보인 단면도들이다.
도 16은 본 발명의 다른 실시예에 따라, 분리된 p-웰 내에 형성된 제1 드라 이버 모스 트랜지스터를 갖는 도 6의 신호 컨버터 내의 모스 트랜지스터를 나타내는 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따라 드라이버 모스 트랜지스터의 소스 및 로드 모스 트랜지스터의 드레인을 갖는 도 6의 신호 컨버터 내의 모스 트랜지스터를 나타내는 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 향상된 감도를 갖는 신호 컨버터를 나타내 보인 회로도이다.
도 19는 본 발명의 또 다른 실시예에 다른 도 6의 신호 컨버터를 이용한 이미징 시스템을 나타내 보인 도면이다.
본 발명은 이미징 시스템에서의 CCD(Charge Coupled Device)와 같은 전하 전송 소자에 관한 것으로서, 보다 상세하게는 향상된 감도(sensitivity)로 전하 전송 소자로부터의 신호 전하가 전압으로 변환되도록 하는 신호 전하 컨버터에 관한 것이다.
도 1은 포토 다이오드(102)와 같은 포토 다이오드 어레이를 포함하는 이미징 시스템(100)을 나타내 보인 도면이다.
도 1을 참조하면, 각 포토 다이오드는 포토 다이오드의 픽셀 위치에서의 조도(illumination)를 나타내는 신호 전하를 축적한다. 수직형 매몰된 전하 결합 소 자(buried charge coupled device; 이하 BCCD)는 포토 다이오드의 각 열(column)을 따라 배치되는데, 예컨대 제1 열에는 제1 수직형 BCCD가, 제2 열에는 제2 수직형 BCCD가 배치되고 마지막 열에는 마지막 수직형 BCCD가 포함된다.
각 수직형 BCCD는 포토 다이오드의 열로부터의 신호 전하를 수평형 BCCD(110)로 전달(shift)한다. 수평형 BCCD(110)는 수직형 BCCD로부터의 신호 전하를, 도 1에서 점선으로 나타낸 출력 회로(112)로 전달한다. 출력 회로(112)는 수평형 BCCD(110)로부터의 신호 전하를 전압(Vout)으로 변화시킨다.
출력 회로(112) 내부에는, 출력 모스 전계효과트랜지스터(metal oxide semiconductor field effect transistor; 이하 MOSFET)(114)가 수평형 BCCD(110) 및 전하 축적 영역(116) 사이에 연결된다. 이 외에도, 리셋 MOSFET(118)이 리셋 전압(Vreset) 소스 및 전하 축적 영역(116) 사이에 연결된다. 전하 축적 영역(116)은 수평형 BCCD(110)로부터의 신호 전하를 축적하는 고농도로 도핑된 접합인 것이 일반적이다. 출력 MOSFET(114)은 수평형 BCCD의 마지막 단(stage)으로부터의 신호 전하를 전하 축적 영역(116)의 전하 노드(120)로 전달하기 위한 바이어스가 인가된다.
리셋 MOSFET(118)은 전하 축적 영역(116)의 전하 노드(120)를 리셋 전압(Vreset)으로 리셋 시키기 위해 턴온 된다. 리셋 컨트롤 신호(RESET)는 리셋 MOSFET(118)의 게이트에 인가된다. 일반적으로, 리셋 MOSFET(118)는, 수평형 BCCD(110)로부터의 신호 전하가 전하 축적 영역(116)에 의해 축적되고 있을 때 턴 오프를 유지한다.
신호 컨버터(122)는 전하 축적 영역(116)에 연결되는데, 전하 축적 영역(116)에서 축적된 신호 전하를 대응하는 전압(Vout)으로 변환시키기 위한 것이다. 그와 같은 전압(Vout) 레벨은 전하 축적 영역(116)에서 축적된 신호 전하의 양을 나타내며, 따라서 그와 같은 신호 전하에 대응하는 조도의 세기를 나타낸다.
도 2는 종래 기술에 따라 점선으로 나타낸 신호 컨버터(122)의 일 예를 나타내 보인 도면이다. 도 2에서 도 1과 동일한 참조 부호를 갖는 요소는 유사한 구조 및 기능을 갖는다.
도 2를 참조하면, 신호 컨버터(122)는 제1 소스 팔로워 스테이지(source follower stage)(133)를 구성하는 제1 드라이버 MOSFET(132) 및 제1 로드 MOSFET(134)를 포함한다. 이 외에도, 제2 소스 팔로워 스테이지(139)를 구성하는 제2 드라이버 MOSFET(136) 및 제2 로드 MOSFET(138)을 포함한다. 더욱이 제3 소스 팔로워 스테이지(143)를 구성하는 제3 드라이버 MOSFET(140) 및 제3 로드 MOSFET(142)을 포함한다.
각 소스 팔로워 스테이지 내에는, 개개의 드라이버 MOSFET의 소스가 개개의 로드 MOSFET의 드레인에 연결된다. 드라이버 MOSFET(132, 136, 140)의 드레인은 높은 바이어스 전압(VDD)에 연결되고, 로드 MOSFET(134, 138, 142)의 소스는 낮은 바이어스 전압(GND)에 연결된다. 로드 MOSFET(134, 138, 142)의 게이트는, 도 2의 예에서는 GND로 나타낸 게이트 바이어스 전압에 연결된다.
제1 드라이버 MOSFET(132)의 게이트는 전하 축적 영역(116)에 연결된다. 이어지는 드라이버 MOSFET의 게이트는 이전의 드라이버 MOSFET의 소스에 연결된다. 따라서 제2 드라이버 MOSFET(136)의 게이트는 제1 드라이버 MOSFET(132)의 소스에 연결되고, 제3 드라이버 MOSFET(140)의 게이트는 제2 드라이버 MOSFET(132)의 소스에 연결된다. 각각의 드라이버 MOSFET의 게이트 및 드라이버 MOSFET의 소스는 각각 상응하는 소스 팔로워 스테이지의 입력 및 출력이다.
제1 드라이버 MOSFET(132)는 앤핸스먼트형(enhancement-mode) MOSFET로 구현되는 반면에 다른 MOSFET들(134, 136, 138, 140 및 142)은 디플리션형(depletion-mode) MOSFET로 구현된다. 일반적으로, 앤핸스먼트형 MOSFET는 게이트-소스간 전압(VGS)이 0V일 때 도전(conduction)이 이루어지지 않는 반면에, 디플리션형 MOSFET는 게이트-소스간 전압(VGS)이 0V일 때 소스와 드레인 사이에 도전 채널을 갖는다.
신호 컨버터(122)의 감도(Sv)는, 신호 컨버터(122)의 질(quality)을 나타내는 특성이다. 신호 컨버터(122)의 감도(Sv)는 다음의 수학식 1과 같이 나타낸다.
Figure 112004058069589-pat00001
상기 수학식 1에서 CE는 전하 전송 효율을, 그리고 AVtotal은 신호 컨버터(122)의 3개의 소스 팔로워 스테이지들(133, 139, 142)을 통한 전체 전압 이득을 나타낸다. 이 AVtotal은 다음에 수학식 1과 같이 나타낸다.
Figure 112004058069589-pat00002
상기 수학식 2에서 AV1st는 제1 소스 팔로워 스테이지(133)의 전압 이득을 나타내고, AV2nd는 제2 소스 팔로워 스테이지(139)의 전압 이득을 나타내며, 그리고 AV3rd는 제3 소스 팔로워 스테이지(143)의 전압 이득을 나타낸다. 각 소스 팔로워 스테이지의 전압 이득(AV)은 아래의 수학식 3과 같이 나타낸다.
Figure 112004058069589-pat00003
상기 수학식 3에서 gm은 트랜스컨덕턴스(transconductance)를 나타내고, gds는 채널을 통한 컨덕턴스를 나타내며, 그리고 gmb는 소스 팔로워 스테이지의 드라이버 MOSFET에 대한 백-게이트(back-gate) 트랜스컨덕턴스를 나타낸다. 드라이버 MOSFET에 대한 트랜스컨덕턴스(gm)는 아래의 수학식 4와 같이 나타낸다.
Figure 112004058069589-pat00004
상기 수학식 4에서 μOX는 전하 이동도를 나타내고, COX는 게이트 커패시턴스를 나타내고, W는 게이트 폭을 나타내고, L은 게이트 길이를 나타내며, 그리고 ID는 드레인 전류를 나타낸다. 이 외에도 전하 전송 효율(CE)은 아래의 수학식 5와 같이 나타낸다.
Figure 112004058069589-pat00005
상기 수학식 5에서 q는 전자 전하를 나타내고, CS는 전하 축적 영역(116)의 스토리지 노드(120)에서의 전체 커패시턴스를 나타낸다.
도 3은 출력 MOSFET(114), 전하 축적 영역(116), 리셋 MOSFET(118) 및 제1 드라이버 MOSFET(132)의 레이아웃도이다.
도 3을 참조하면, 각 구성요소들은 전하 축적 영역(116)의 스토리지 노드(120)에 연결된다. 출력 MOSFET(114)는 드레인(154) 및 소스(156) 사이에 배치되는 게이트(152)를 포함한다. 리셋 MOSFET(118)는 드레인(160) 및 소스(154) 사이에 배치되는 게이트(158)를 포함한다. 이 외에도, 제1 드라이버 MOSFET(132)는 드레인(164) 및 소스(166) 사이에 배치되는 게이트(162)를 포함한다. 따라서 스토리지 노드(12)에서의 전체 커패시턴스(CS)는 플로팅 확산 정션(116)의 커패시턴스(CFD)와, 리셋 MOSFET(118)의 게이트(158)와 소스(154) 사이, 즉 도 3에서 점선으로 나타낸 오버랩 영역(172) 내의 오버랩 커패시턴스(CGS)와, 출력 MOSFET(114)의 게이트(152)와 드레인(154) 사이, 즉 도 3에서 점선으로 나타낸 오버랩 영역(174) 내의 오버랩 커패시턴스(CGD)와, 그리고 제1 드라이버 MOSFET(132)의 게이트 커패시턴스(CG)를 포함한다.
도 4는 미국특허번호 제5,432,364호에 개시되어 있는 신호 컨버터의 실시예(122A)를 나타내 보인 도면이다.
도 4를 참조하면, 상기 신호 컨버터(122A)는, 3개의 소스 팔로워 스테이지들을 위한 3개의 드라이버 MOSFET들(132, 136, 140)과 그에 대응하는 3개의 로드 MOSFET들(134, 138, 142)을 사용한다. 제1 드라이버 MOSFET(132)의 드레인은 저항기(182)를 통해 전원(VDD)에 연결되고, 제2 로드 MOSFET(138)의 소스는 레지스터(184)를 통해 접지(GND)에 연결된다. 게이트 바이어스 전압 소스(188) 및 게이트 바이어스 커패시터(190)는 로드 MOSFET들(134, 138, 142)의 게이트들에 연결된다.
도 4의 신호 컨버터(122A)의 동작은 도 2의 신호 컨버터(122)의 동작과 유사하다. 그러나, 도 4 및 도 5에 도시된 바와 같이, 제1 드라이버 MOSFET(132)의 게이트 절연막(192)이 제2 드라이버 MOSFET(136)의 게이트 절연막(194)보다 더 얇다.
도 5는 미국특허번호 제5,432,364호에 개시되어 있는 제1 및 제2 드라이버 MOSFET들(132, 136)의 단면도이다.
도 5를 참조하면, 제1 및 제2 드라이버 MOSFET(132, 136)는 P-웰(196) 내에 형성된다. 제1 드라이버 MOSFET(132)는 게이트(132A), 드레인(132B) 및 소스(132C)를 포함하고, 제2 드라이버 MOSFET(136)은 게이트(136A), 드레인(136B) 및 소스(136C)를 포함한다. 배선 구조(198)는 제1 드라이버 MOSFET(132)의 소스(132C)와 제3 드라이버 MOSFET(136)의 게이트(136A)를 연결시킨다.
도 4 및 도 5를 함께 참조하면, 제1 드라이버 MOSFET(132)의 게이트 절연막 (192)의 두께는 제2 드라이버 MOSFET(136)와 같이 신호 컨버터(122A) 내의 다른 MOSFET들의 두께보다 작으며, 그에 따라 1/f 잡음이 감소된다. 이것 외에도 제1 드라이버 MOSFET(132)의 트랜스컨덕턴스(gm)가 증가하므로 제1 소스 팔로워 스테이지의 전압 이득(AV1st)도 증가한다.
그러나, 게이트 절연막(192)의 감소된 두께는 제1 드라이버 MOSFET(132)의 게이트 커패시턴스(CG)를 증가시키기 때문에, 전하 전송 효율을 감소시키는 나쁜 영향을 끼친다. 그 결과, 종래 기술에 따른 신호 컨버터(122A)의 전체 감도가 반드시 증가하는 것만은 아니며, 심지어는 단지 제1 드라이버 MOSFET(132)의 게이트 절연막(192) 두께의 감소만으로도 더 열악해질 수도 있다.
그럼에도 불구하고, 신호 컨버터의 전체 감도의 증가는 이미징 시스템을 보다 높은 품질이 되도록 한다. 따라서 신호 컨버터는, 이미징 시스템의 품질을 향상시킬 수 있도록 증대된 전체 감도를 가질 것이 요망된다.
본 발명이 이루고자 하는 기술적 과제는 제1 드라이버 트랜지스터 다음에 이어지는 적어도 하나의 드라이버 트랜지스터의 게이트 절연막 두께를 감소시켜 신호 컨버터의 전체 감도를 증대시킬 수 있도록 하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 신호 컨버터는, 신호 전하를 전압으로 변환시키는 신호 컨버터에 있어서, 상기 신호 전하 를 받는 제1 드라이버 트랜지스터; 및 상기 제1 드라이버 트랜지스터의 출력에 연결되되, 상기 신호 컨버터의 적어도 하나의 다른 트랜지스터의 게이트 절연막 두께보다 작은 두께의 게이트 절연막을 갖는 상기 제1 드라이버 트랜지스터에 이어지는 후속 드라이버 트랜지스터를 구비하는 것을 특징으로 한다.
상기 제1 드라이버 트랜지스터는 제1 스테이지에 배치되고, 상기 후속 드라이버 트랜지스터는 상기 제1 스테이지 다음의 제2 스테이지에 배치되는 것이 바람직하다.
이 경우 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 제1 드라이버 트랜지스터의 게이트 절연막 두께보다 작을 수 있다. 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 제1 드라이버 트랜지스터의 게이트 절연막 두께와 동일할 수도 있다. 그리고 상기 제1 드라이버 트랜지스터의 게이트 절연막 두께는 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께보다 작을 수 있다.
상기 제1 드라이버 트랜지스터는 제1 스테이지에 배치되고, 상기 후속 드라이버 트랜지스터는 제2 드라이버 트랜지스터를 갖는 제2 스테이지를 통해 상기 제1 스테이지에 연결되는 제3 스테이지에 배치되는 것이 바람직하다.
이 경우 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 제1 드라이버 트랜지스터의 게이트 절연막 두께보다 작을 수 있다. 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 제1 드라이버 트랜지스터의 게이트 절연막 두께와 동일할 수도 있다. 상기 제1 드라이버 트랜지스터의 게이트 절연막 두께 는 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께보다 작을 수 있다. 그리고 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 제1 및 제2 드라이버 트랜지스터들의 동일한 게이트 절연막 두께보다 작을 수 있다.
본 실시예에 있어서, 상기 후속 드라이버 트랜지스터에 연결되어 출력 전압을 발생시키는 최종 드라이버 트랜지스터를 더 구비할 수 있다.
이 경우 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 최종 드라이버 트랜지스터의 게이트 절연막 두께보다 작을 수 있다. 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 최종 드라이버 트랜지스터의 게이트 절연막 두께와 동일할 수도 있다. 상기 최종 드라이버 트랜지스터의 게이트절연막 두께는 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께보다 작을 수 있다. 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 제1 및 최종 드라이버 트랜지스터들의 동일한 게이트 절연막 두께보다 작을 수 있다. 그리고 상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터에 연결될 수 있다. 이때 상기 드라이버 트랜지스터들의 각각은 상기 로드 트랜지스터들의 적어도 어느 하나의 게이트 절연막 두께보다 작은 동일한 게이트 절연막 두께를 가질 수 있다.
상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터에 연결될 수 있다.
이 경우 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 로드 트랜지스터들의 적어도 어느 하나의 게이트 절연막 두께보다 작을 수 있다. 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 모든 상기 로드 트랜지스터들 모두의 각각의 게이트 절연막의 두께보다 작을 수 있다. 각각의 로드 트랜지스터는 각각의 저항기를 통하여 그라운드에 연결될 수 있다. 각각의 로드 트랜지스터는 동일한 저항기를 통하여 그라운드에 함께 연결될 수도 있다.
상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 신호 컨버터의 모든 다른 트랜지스터들의 각각의 게이트 절연막 두께보다 작을 수 있다.
상기 제1 드라이버 트랜지스터는 앤핸스먼트형 모스 트랜지스터이고 상기 신호 컨버터의 모든 다른 트랜지스터들은 디플리션형 모스 트랜지스터들인 것이 바람직하다.
상기 드라이버 트랜지스터들은 각각 소스 팔로워로 구성될 수 있다.
상기 제1 드라이버 트랜지스터는 격리된 웰 내에 형성될 수 있다.
상기 신호 전하는 전하 결합 소자로부터 출력될 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 신호 컨버터는, 신호 전하를 전압으로 변환시키는 신호 컨버터에 있어서, 드라이버 트랜지스터 및 로드 트랜지스터를 구비하여, 최초 스테이지로부터는 신호 전하를 받고 각각의 후속 스테이지는 이전 스테이지로부터 전압을 받도록 구성된 복수개의 스테이지들; 및 상기 신호 컨버터의 전하 전달 효율을 감소시키지 않고 전압 이득을 증가시키는 전압 이득 증가 수단을 구비하는 것을 특징으로 한다.
상기 드라이버 트랜지스터들은 각각 소스 팔로워를 구성하는 것이 바람직하다.
상기 각 스테이지의 로드 트랜지스터의 소스는 각각의 저항기를 통해 그라운 드에 연결될 수 있다.
상기 각 스테이지의 로드 트랜지스터의 소스는 동일한 저항기를 통해 그라운드에 연결될 수도 있다.
상기 최초 스테이지의 드라이버 트랜지스터는 고립된 웰 내에 형성될 수 있다.
상기 최초 스테이지의 드라이버 트랜지스터는 게이트 커패시턴스를 최소화하는 크기를 갖고, 최종 스테이지의 드라이버 트랜지스터는 상기 최종 스테이지의 출력에 연결되는 로드를 구동하기에 충분한 전류를 공급할 수 있는 크기를 가지며, 그리고 중간 스테이지의 드라이버 트랜지스터는 상기 최초 스테이지 및 최종 스테이지의 드라이버 트랜지스터들 사이에서의 전류 증폭이 이루어지도록 하는 크기를 갖는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 신호 전달 소자의 출력 회로는, 상기 신호 전달 소자로부터의 전하를 축적하여 신호 전하를 발생시키는 신호 축적 영역; 상기 신호 전하를 받는 제1 드라이버 트랜지스터, 및 상기 제1 드라이버 트랜지스터의 출력에 연결되며, 상기 신호 컨버터의 적어도 하나의 다른 트랜지스터의 게이트 절연막 두께보다 작은 게이트 절연막 두께를 갖는 후속 드라이버 트랜지스터를 구비하여 상기 신호 전하를 전압으로 변환시키는 신호 컨버터; 상기 신호 축적 영역을 리셋 전압으로 리셋 시키도록 턴 온 되는 리셋 트랜지스터; 및 상기 전하 전달 소자로부터 상기 신호 축적 영역으로 전하를 전달하도록 턴 온 되는 출력 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제1 드라이버 트랜지스터는 제1 스테이지를 구성하고, 상기 후속 드라이버 트랜지스터는 상기 제1 스테이지 다음의 제2 스테이지를 구성할 수 있다.
상기 제1 드라이버 트랜지스터는 제1 스테이지를 구성하고, 상기 후속 드라이버 트랜지스터는 제2 스테이지를 통해 상기 제1 스테이지와 연결되는 제3 스테이지를 구성할 수도 있다.
본 발명에 있어서, 상기 후속 드라이버 트랜지스터의 출력에 연결되어 출력 전압을 발생시키는 최종 드라이버 트랜지스터를 더 구비할 수 있다.
이 경우 상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터에 연결될 수 있다. 이때 상기 드라이버 트랜지스터들의 각각은 상기 로드 트랜지스터들의 적어도 어느 하나의 게이트 절연막 두께보다 작은 동일한 게이트 절연막 두께를 가질 수 있다.
상기 드라이버 트랜지스터들은 각각 소스 팔로워를 구성할 수 있다.
상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터에 연결될 수 있다. 이 경우 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 로드 트랜지스터들의 적어도 하나의 게이트 절연막 두께보다 작을 수 있다. 각각의 로드 트랜지스터는 각각의 저항기를 통해 그라운드에 연결될 수 있다. 각각의 로드 트랜지스터는 동일한 저항기를 통하여 그라운드에 함께 연결될 수 있다.
상기 제1 드라이버 트랜지스터는 앤핸스먼트형 모스 트랜지스터이고, 상기 신호 컨버터의 다른 모든 트랜지스터들은 디플리션형 모스 트랜지스터인 것이 바람직하다.
상기 제1 드라이버 트랜지스터는 고립된 웰 내에 형성될 수 있다.
상기 전하 전달 소자는 전하 결합 소자일 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 이미징 시스템은, 각각의 신호 전하를 축적하는 각각의 포토 다이오드로 이루어지는 포토 다이오드 어레이; 상기 포토 다이오드 어레이에 연결되어 각각의 포토 다이오드로부터의 각각의 신호 전하를 쉬프트 하는 적어도 하나의 신호 전달 소자; 및 상기 전하 전달 소자로부터 쉬프트된 각각의 신호 전하를 축적하는 신호 축적 영역과, 상기 각각의 신호 전하를 받는 제1 드라이버 트랜지스터, 및 상기 제1 드라이버 트랜지스터의 출력에 연결되며 상기 신호 컨버터의 적어도 하나의 다른 트랜지스터의 게이트 절연막 두께보다 작은 게이트 절연막 두께를 갖는 후속 드라이버 트랜지스터를 구비하여 상기 신호 축적 영역에 축적된 각각의 신호 전하를 전압으로 변환시키는 신호 컨버터를 포함하면서, 적어도 하나의 신호 전달 소자에 연결되는 출력 회로를 포함하는 것을 특징으로 한다.
상기 제1 드라이버 트랜지스터는 제1 스테이지를 구성하고, 상기 후속 드라이버 트랜지스터는 상기 제1 스테이지 다음의 제2 스테이지를 구성할 수 있다.
상기 제1 드라이버 트랜지스터는 제2 스테이지를 통해 상기 제1 스테이지에 연결되는 제3 스테이지를 구성할 수도 있다.
상기 신호 컨버터는, 상기 후속 드라이버 트랜지스터의 출력에 연결되어 출력 전압을 발생시키는 최종 드라이버 트랜지스터를 더 구비할 수 있다.
이 경우 상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터에 연 결될 수 있다. 이때 상기 드라이버 트랜지스터의 각각은 상기 로드 트랜지스터들의 적어도 하나의 게이트 절연막 두께보다 작은 동일한 게이트 절연막 두께를 가질 수 있다.
상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터에 연결될 수 있다.
이 경우 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 로드 트랜지스터들의 적어도 하나의 게이트 절연막 두께보다 작을 수 있다. 각각의 로드 트랜지스터는 저항기를 통해 그라운드에 연결될 수 있다. 그리고 각각의 로드 트랜지스터는 동일한 저항기를 통하여 그라운드에 함께 연결될 수도 있다.
상기 드라이버 트랜지스터들은 각각 소스 팔로워를 구성할 수 있다.
제1 드라이버 트랜지스터는 앤핸스먼트형 모스 트랜지스터이고, 상기 신호 컨버터의 모든 다른 트랜지스터들은 디플리션형 모스 트랜지스터인 것이 바람직하다.
상기 제1 드라이버 트랜지스터는 고립된 웰 내에 형성될 수 있다.
상기 전하 전달 소자는 전하 결합 소자일 수 있다.
상기 출력 회로는, 상기 전하 축적 영역을 리셋 전압으로 리셋 시키도록 턴 온 되는 리셋 트랜지스터; 및 상기 전하 전달 소자로부터의 각각의 신호 전하를 상기 전하 축적 영역으로 전달시키도록 턴 온 되면서 상기 리셋 트랜지스터를 턴 오프 시키는 출력 트랜지스터를 더 구비할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 6을 참조하면, 신호 컨버터(202)는 전하 축적 영역(204)에 축적된 신호 전하를 전압(Vout)으로 변환하면서 감도를 증대시킨다. 본 발명의 일 실시예에서, 도 6의 전하 축적 영역(116)은, 도 1 내지 도 4의 전하 축적 영역(116)과 유사하게 고농도로 도핑된 접합으로 형성된다. 이 외에 본 발명은 어떤 다른 형태의 전하 축적 영역으로 구현될 수도 있다.
상기 신호 컨버터(202)는 제1 소스 팔로워 스테이지(206), 제2 소스 팔로워 스테이지(208) 및 제3 소스 팔로워 스테이지(210)를 포함한다. 제1 소스 팔로워 스테이지(206)는 제1 드라이버 트랜지스터(MOSFET), (212) 및 제1 로드 트랜지스터(MOSFET), (214)를 포함한다. 제2 소스 팔로워 스테이지(208)는 제2 드라이버 MOSFET(216) 및 제2 로드 MOSFET(218)를 포함한다. 제3 소스 팔로워 스테이지(210)는 제3 드라이버 MOSFET(220) 및 제3 로드 MOSFET(222)를 포함한다.
제1 드라이버 MOSFET(212)는 높은 바이어스 전압(VDD)에 연결되는 드레인과, 제1 로드 MOSFET(214)의 드레인에 연결되는 소스와, 그리고 전하 축적 영역(204)에 연결되는 게이트를 갖는다. 제1 로드 MOSFET(214)는 게이트 바이어스 전압(VGG)에 연결되는 게이트와 제1 로드 저항기(R1)를 통해 그라운드(ground)에 연결되는 소스를 갖는다.
마찬가지로, 제2 드라이버 MOSFET(216)는 높은 바이어스 전압(VDD)에 연결되는 드레인과, 제2 로드 MOSFET(218)의 드레인에 연결되는 소스를 갖는다. 제2 드라이버 MOSFET(220)의 게이트는 제1 소스 팔로워 스테이지(206)의 출력, 즉 제1 드라이버 MOSFET(212)의 소스와 연결된다. 제2 로드 MOSFET(218)는 게이트 바이어스 전압(VGG)에 연결되는 게이트와 제2 로드 저항기(R2)를 통해 그라운드(ground)에 연결되는 소스를 갖는다.
제3 드라이버 MOSFET(220)는 높은 바이어스 전압(VDD)에 연결되는 드레인과, 제3 로드 MOSFET(222)의 드레인에 연결되는 소스를 갖는다. 제3드라이버 MOSFET(220)의 게이트는 제2 소스 팔로워 스테이지(206)의 출력, 즉 제2 드라이버 MOSFET(216)의 소스와 연결된다. 제3 로드 MOSFET(222)는 게이트 바이어스 전압(VGG)에 연결되는 게이트와 제3 로드 저항기(R3)를 통해 그라운드(ground)에 연결되는 소스를 갖는다. 제3 소스 팔로워 스테이지(210)의 출력은 출력 전압(Vout)을 제공한다.
3개의 소스 팔로워 스테이지들(206, 208, 210)이 사용되는 이유는, 최종 스테이지(210)의 제3 드라이버 MOSFET(220)이 충분한 속도를 갖는 로드 커패시터(224)를 구동시킬 정도의 크기를 가지기 때문이다. 예컨대 통상적인 로드 커패시턴스(CL)는 대략 10pF인데, 그와 같은 로드 커패시턴스를 충분한 속도로 구동하기 위한 제3 드라이버 MOSFET(220)의 폭은 대략 1,000㎛이다.
다른 한편, 최초의 스테이지(206)의 제1 드라이버 MOSFET(212)의 크기 및 그 에 따른 게이트 커패시턴스는 신호 컨버터(202)의 전하 전송 효율을 최대로 할 수 있도록 최소화될 것이 요구된다. 제2 드라이버 MOSFET(216)는, 제1 드라이버 MOSFET(212)로부터 제3 드라이버 MOSFET(20)까지 전류 증폭을 제공함으로써, 제1 드라이버 MOSFET(212) 및 제3 드라이버 MOSFET(220) 사이에서 부드럽게 전달시킨다.
제1 드라이버 MOSFET(212)는 앤핸스먼트형 MOSFET로 구현되는 반면에 다른 MOSFET들(214, 216, 218, 220, 222)은 각각 디플리션형 MOSFET로 구현된다. 일반적으로 앤핸스먼트형 MOSFET는 게이트-소스간 전압(VGS)이 0V일 때 도전이 이루어지지 않는 반면에, 디플리션형 MOSFET는 게이트-소스간 전압(VGS)이 0V일 때 소스와 드레인 사이에 도전 채널을 갖는다.
도 7은 도 6의 신호 컨버터(202)의 MOSFET들(212, 214, 216, 218, 220, 222)의 단면도이다. MOSFET들(212, 214, 216, 218, 220, 222)은, 예컨대 실리콘 웨이퍼인 반도체 기판(232)의 P-웰(230) 내에 형성되는 N-채널 MOSFET들이다.
제1 드라이버 MOSFET(212)는 게이트(212A), 게이트 절연막(212B), 드레인(212C) 및 소스(212D)를 포함한다. 제1 로드 MOSFET(214)는 게이트(214A), 게이트 절연막(214B), 드레인(214C), 소스(214D), 및 디플리션형 MOSFET로서의 이온주입된 도전 채널(214E)을 포함한다. 배선 구조(234)는 제1 드라이버 MOSFET(212)의 소스(212D)와 제1 로드 MOSFET(214)의 드레인(214C)을 연결시킨다.
마찬가지로, 제 드라이버 MOSFET(216)는 게이트(216A), 게이트 절연막 (216B), 드레인(216C), 소스(216D) 및 디플리션형 MOSFET로서의 이온주입된 도전 채널(216E)을 포함한다. 제2 로드 MOSFET(218)은 게이트(218A), 게이트 절연막(218B), 드레인(218C), 소스(218D) 및 디플리션형 MOSFET로서의 이온주입된 도전 채널(218E)을 포함한다. 배선 구조(236)는, 제2 드라이버 MOSFET(216)의 소스(216D)와 제2 로드 MOSFET(218)의 드레인(218C)을 연결시킨다.
제3 드라이버 MOSFET(220)는 게이트(220A), 게이트 절연막(220B), 드레인(220C), 소스(220D) 및 디플리션형 MOSFET로서의 이온주입된 도전 채널(220E)을 포함한다. 제3 로드 MOSFET(222)는 게이트(222A), 게이트 절연막(222B), 드레인(222C), 소스(222D) 및 디플리션형 MOSFET로서의 이온주입된 도전 채널(222E)을 포함한다. 배선 구조(238)는 제3 드라이버 MOSFET(220)의 소스(220D)와 제3 로드 MOSFET(222)의 드레인(222C)을 연결시킨다.
제2 드라이버 MOSFET(216)의 게이트 절연막(216B) 두께는 다른 MOSFET들(212, 214, 218, 220, 222)의 각각의 게이트 절연막 두께보다 작다. 도 2의 신호 컨버터(122)를 참조하여 설명한 바와 같이, 신호 컨버터(202)의 감도는 다음의 수학식 6과 같이 나타낸다.
Figure 112004058069589-pat00006
상기 수학식 6에서 CE는 전하 전송 효율을, 그리고 AVtotal은 3개의 소스 팔로워 스테이지들(206, 208, 210)을 통한 전체 전압 이득을 나타낸다. 이 AVtotal은 다 음에 수학식 7과 같이 나타낸다.
Figure 112004058069589-pat00007
상기 수학식 7에서 AV1st는 제1 소스 팔로워 스테이지(206)의 전압 이득을 나타내고, AV2nd는 제2 소스 팔로워 스테이지(208)의 전압 이득을 나타내며, 그리고 AV3rd는 제3 소스 팔로워 스테이지(210)의 전압 이득을 나타낸다. 각 소스 팔로워 스테이지의 전압 이득(AV)은 아래의 수학식 8과 같이 나타낸다.
Figure 112004058069589-pat00008
상기 수학식 8에서 gm은 트랜스컨덕턴스를 나타내고, gds는 채널을 통한 컨덕턴스를 나타내며, 그리고 gmb는 소스 팔로워 스테이지의 드라이버 MOSFET에 대한 백-게이트(back-gate)를 나타낸다. 드라이버 MOSFET에 대한 트랜스컨덕턴스(gm)는 아래의 수학식 9와 같이 나타낸다.
Figure 112004058069589-pat00009
상기 수학식 9에서 μOX는 드라이버 MOSFET의 전하 이동도를 나타내고, COX는 게이트 커패시턴스를 나타내고, W는 게이트 폭을 나타내고, L은 게이트 길이를 나타내며, 그리고 ID는 드레인 전류를 나타낸다.
더욱이 도 6 및 도 19를 참조하면, 신호 컨버터(202)는 이미징 시스템(300) 내에서 사용되는 출력 회로(302)의 일부이다. 도 1 및 도 19를 참조하면, 포토 다이오드 어레이(102) 및 전하 결합 소자(CCD)(도 19의 104, 106, 108, 11)는 도 1을 참조하여 설명한 바와 유사하게 동작한다. 그 밖에, 도 19의 출력 회로(302)의 출력 MOSFET(114) 및 리셋 MOSFET(118)도 도 1을 참조하여 설명한 바와 유사하게 동작한다.
신호 컨버터(202)의 전하 전송 효율(CE)은 아래의 수학식 10과 같이 나타낸다.
Figure 112004058069589-pat00010
상기 수학식 10에서 q는 전자 전하를 나타내고, 도 6 및 도 19에 나타낸 바와 같이, CS는 전하 축적 영역(204)의 스토리지 노드(205)에서의 전체 커패시턴스를 나타낸다. 도 1 및 도 4를 참조하여 설명한 바와 유사하게, 스토리지 노드(도 6 및 도 19의 전체 커패시턴스(Cs)는, 플로팅 확산 정션(204)의 커패시턴스(CFD)와, 리셋 MOSFET(118)의 게이트(158)와 소스(154) 사이의 오버랩 커패시턴스(CGS)와, 출력 MOSFET(114)의 게이트(152)와 드레인(154) 사이의 오버랩 커패시턴스(CGD)와, 그리 고 제1 드라이버 MOSFET(212)의 게이트 커패시턴스(CG)를 포함한다.
본 실시예에서, 제2 드라이버 MOSFET(216)의 게이트 절연막(216B) 두께는 제2 소스 팔로워 스테이지(208)의 전압 이득(AV2nd)을 증가시키도록 감소된다. 따라서 신호 컨버터(202)의 전체 전압 이득(AVtotal)은 증가된다. 그러나, 제2 드라이버 MOSFET(216)의 게이트 절연막 두께 감소는 신호 컨버터(202)의 전하 전달 효율(CE)에 영향을 끼치지 않는다. 결과적으로, 신호 컨버터(202)의 전체 감도(SV=AVtotal×CE)는 종래기술로부터 도 7의 실시예에서와 같이 증가된다.
본 발명의 다른 실시예인 도 8을 참조하면, 제1 드라이버 MOSFET(212)의 게이트 절연막(212B) 두께도 또한 제2 드라이버 MOSFET(216)의 게이트 절연막(216B) 두께와 마찬가지로 감소된다. 따라서 제1 및 제2 드라이버 MOSFET들(212, 216)의 게이트 절연막 두께는 다른 MOSFET들(214, 218, 220, 222)의 각각의 게이트 절연막 두께보다 실질적으로 동일하거나 더 작다.
이와 같은 경우, 제1 및 제2 스테이지(206, 208)의 전압 이득들(AV1st, AV2nd)은 각각 증대되어, 신호 컨버터(202)의 전체 전압 이득(AVtotal)을 차례로 증가시킨다. 제1 드라이버 MOSFET(212)의 게이트 절연막(212B)의 두께가 증가함에 따라 신호 컨버터(202)의 전하 전달 효율(CE)도 또한 감소한다. 그러나 전체 전압 이득(AVtotal)의 증가는, 신호 컨버터(202)의 전체 감도(SV=AVtotal×CE)가 종래기술로부터 도 8의 실시예에서와 같이 여전히 증대되는 것처럼, 전하 전달 효율(CE)의 감소 와 같은 단점(offset)을 능가한다.
본 발명의 또 다른 실시예인 도 9를 참조하면, 제1 드라이버 MOSFET(212)의 게이트 절연막(212B) 두께는 더욱 더 작아서 제2 드라이버 MOSFET(216)의 게이트 절연막(216B) 두께보다도 더 작다. 따라서 제1 및 제2 드라이버 MOSFET들(212, 216)의 게이트 절연막 두께는 다른 MOSFET들(214, 218, 220, 220)의 각각의 게이트 절연막 두께보다 작다. 이 외에도, 제1 드라이버 MOSFET(212)의 게이트 절연막(212B) 두께는 제2 드라이버 MOSFET(216)의 게이트 절연막 두께보다도 훨씬 더 감소된다.
이와 같은 경우, 도 9의 제1 스테이지(206)의 전압 이득은 도 8의 실시예보다도 훨씬 더 증가된다. 따라서 도 9의 신호 컨버터(202)의 전체 전압 이득(AVtotal)은 도 8의 실시예보다 훨씬 더 증가된다. 그러나, 제1 드라이버 MOSFET(212)의 게이트 절연막(212B)의 두께의 보다 더한 감소로 인하여, 신호 컨버터(202)의 전하 전달 효율(CE)은 도 8의 실시예보다 더욱 더 감소된다. 그럼에도 불구하고, 전체 전압 이득(AVtotal)의 보다 큰 증가는, 신호 컨버터(202)의 전체 감도(SV=AV total×CE)가 종래기술로부터 도 9의 실시예에서와 같이 여전히 증대되는 것처럼, 전하 전달 효율(CE)의 감소와 같은 단점(offset)을 능가한다.
본 발명의 또 다른 실시예인 도 10을 참조하면, 제3 드라이버 MOSFET(220)의 게이트 절연막(220B) 두께는 다른 MOSFET들(212, 214, 216, 218, 222)의 각각의 게이트 절연막 두께보다 더 작아지도록 줄어든다. 그와 같은 경우, 제3 스테이지 (210)의 전압 이득(AV3rd)이 증가되어 신호 컨버터(202)의 전체 전압 이득(AVtotal )을 차례로 증가시킨다.
그러나 제3 드라이버 MOSFET(220)의 게이트 절연막 두께를 줄이는 것은 신호 컨버터(202)의 전하 전달 효율(CE)에 아무런 영향을 끼치지 않는다. 결과적으로, 신호 컨버터(202)의 전체 감도(SV=AVtotal×CE)는 종래기술로부터 도 10의 실시예에서와 같이 증가된다.
본 발명의 또 다른 실시예인 도 11을 참조하면, 제1 드라이버 MOSFET(212)의 게이트 절연막(212B) 두께는 제3 드라이버 MOSFET(220)의 게이트 절연막(220B) 두께와 실질적으로 동일하도록 줄어든다. 따라서, 제1 및 제3 드라이버 MOSFET들(212, 220)의 게이트 절연막 두께는 실질적으로 같고, 다른 MOSFET들(214, 216, 218, 222)의 각각의 게이트 절연막 두께보다는 작다.
이와 같은 경우, 제1 및 제3 스테이지(206, 210)의 전압 이득(AV1st, AV3rd)은 각각 증가하여 신호 컨버터(202)의 전체 전압 이득(AVtotal)을 차례로 증가시킨다. 제1 드라이버 MOSFET(212)의 게이트 절연막(212B)의 두께의 감소로 인하여, 신호 컨버터(202)의 전하 전달 효율(CE)도 또한 감소된다. 그러나, 전체 전압 이득(AVtotal)의 증가는, 신호 컨버터(202)의 전체 감도(SV=AVtotal×CE)가 종래기술로부터 도 11의 실시예에서와 같이 여전히 증대되는 것처럼, 전하 전달 효율(CE)의 감소와 같은 단점(offset)을 능가한다.
본 발명의 또 다른 실시예인 도 12를 참조하면, 제1 드라이버 MOSFET(212)의 게이트 절연막(212B) 두께는 훨씬 더 줄어들어서, 제3 드라이버 MOSFET(220)의 게이트 절연막(220B) 두께보다도 더 작다. 따라서 제1 및 제3 드라이버 MOSFET들(212, 220)의 게이트 절연막 두께는 다른 MOSFET들(214, 216, 218, 222)의 각각의 게이트 절연막 두께보다 작다.
이와 같은 경우, 도 12의 제1 스테이지(206)의 전압 이득은 도 11의 실시예보다도 훨씬 더 증가한다. 따라서 도 12의 신호 컨버터(202)의 전체 전압 이득(AVtotal)은 도 11의 실시예보다 훨씬 더 증가된다. 그러나 제1 드라이버 MOSFET(212)의 게이트 절연막(212B)의 두께의 감소로 인하여, 신호 컨버터(202)의 전하 전달 효율(CE)도 또한 도 11의 실시예보다 더 감소된다. 그럼에도 불구하고, 전체 전압 이득(AVtotal)의 더욱 큰 증가는, 신호 컨버터(202)의 전체 감도(SV=AV total×CE)가 종래기술로부터 도 12의 실시예에서와 같이 여전히 증대되는 것처럼, 전하 전달 효율(CE)의 보다 큰 감소와 같은 단점(offset)을 능가한다.
본 발명의 또 다른 실시예인 도 13을 참조하면, 제2 드라이버 MOSFET(216)의 게이트 절연막(216B) 두께와 제3 드라이버 MOSFET(220)의 게이트 절연막(220B) 두께는 실질적으로 동일하고, 다른 MOSFET들(212, 214, 218, 222)의 각각의 게이트 절연막 두께보다는 작다. 이와 같은 경우, 제2 및 제3 스테이지(208, 210)의 전압 이득(AV2nd, AV3rd)은 각각 증가하여 신호 컨버터(202)의 전체 전압 이득(AV total)을 차례로 증가시킨다.
그러나 제2 및 제3 드라이버 MOSFET들(216, 220)의 게이트 절연막 두께의 감소는 신호 컨버터(202)의 전하 전달 효율(CE)에 영향을 끼치지 않는다. 결과적으로 신호 컨버터(202)의 전체 감도(SV=AVtotal×CE)는 종래기술로부터 도 13의 실시예에서와 같이 증가된다. 이 외에도, 제2 및 제3 드라이버 MOSFET들(216, 220)의 게이트 절연막 두께가 모두 감소되어, 제2 및 제3 드라이버 MOSFET들(216, 220) 중 하나의 게이트 절연막 두께가 감소되는 도 7 또는 도 10의 실시예보다는 신호 컨버터(202)의 전체 감도가 훨씬 증가한다.
본 발명의 또 다른 실시예인 도 14를 참조하면, 제1, 제2 및 제3 드라이버 MOSFET들(212, 216, 220)의(SV=AVtotal×CE) 게이트 절연막들(212B, 216B, 220B)의 두께들은 실질적으로 동일하고, 로드 MOSFET들(214, 218, 222)의 각각의 게이트 도전막 두께보다 더 작다. 그와 같은 경우, 제1, 제2 및 제3 스테이지(20, 208, 210)의 전압 이득들(AV1st, AV2nd, AV3rd)은 각각 증가되어 신호 컨버터(202)의 전체 전압 이득(AVtotal)을 차례로 증가시킨다.
제1 드라이버 MOSFET(212)의 게이트 절연막(212B) 두께의 감소로 인하여, 신호 컨버터(202)의 전하 전달 효율(CE)도 또한 감소된다. 그러나 전체 전압 이득(AVtotal)의 증가는, 신호 컨버터(202)의 전체 감도(SV=AVtotal×CE)가 종래기술로부터 도 14의 실시예에서와 같이 여전히 증대되는 것처럼, 전하 전달 효율(CE)의 감소와 같은 단점(offset)을 능가한다.
본 발명의 또 다른 실시예인 도 15를 참조하면, 제1 드라이버 MOSFET(212)의 게이트 절연막(212B) 두께는 도 14의 경우보다 더욱 더 줄어든다. 따라서 제1 드라이버 MOSFET(212)의 게이트 절연막 두께는 제2 및 제3 드라이버 MOSFET들(216, 220)의 동일한 게이트 절연막 두께보다 더 작다. 제2 및 제3 드라이버 MOSFET들(216, 220)의 게이트 절연막 두께는 도 15의 로드 MOSFET들(214, 218, 222)의 각각의 게이트 절연막 두께보다 여전히 작다. 이 외에도 제1 드라이버 MOSFET(212)의 게이트 절연막(212B) 두께는 제2 및 제3 드라이버 MOSFET들(216, 220)의 게이트 절연막 두께보다 훨씬 더 줄어든다.
그와 같은 경우, 도 15의 제1 스테이지(206)의 전압 이득은 도 14의 실시예보다 훨씬 더 증가된다. 따라서 도 15의 신호 컨버터(202)의 전체 전압 이득(AVtotal)은 도 4의 실시예보다 훨씬 더 증가한다. 그러나, 제1 드라이버 MOSFET(212)의 게이트 절연막(212B) 두께의 훨씬 큰 감소로 인하여, 신호 컨버터(202)의 전하 전달 효율(CE)도 또한 도 14의 실시예보다 훨씬 더 감소된다. 그럼에도 불구하고, 전체 전압 이득(AVtotal)의 훨씬 큰 증가는, 신호 컨버터(202)의 전체 감도(SV=AVtotal×CE)가 종래기술로부터 도 15의 실시예에서와 같이 여전히 증대되는 것처럼, 전하 전달 효율(CE)의 훨씬 큰 감소와 같은 단점(offset)을 능가한다.
이와 같은 방식으로, 도 7 내지 도 15에 나타낸 바와 같은 본 발명의 실시예들에서, 게이트 절연막 두께는 신호 컨버터(202)에서 제1 드라이버 MOSFET(212) 다음에 배치되는 적어도 하나의 후속 드라이버 MOSFET(216 및/또는 220)에서 감소된 다. 이와 같은 게이트 절연막 두께를 감소시킴으로써, 전체 전압 이득(AVtotal)은 증가되는데, 신호 컨버터(202)의 전체 감도(SV=AVtotal×CE)가 종래 기술로부터 유리하게 증가되는 것과 같이 전하 전달 효율(CE)에는 영향을 끼치지 않는다. 따라서 적어도 하나의 이어지는 드라이버 MOSFET(216 및/또는 220)의 게이트 절연막 두께는 얇은 게이트 절연막의 브레이크다운 전압에 의해 제한 받지 않는 한도 내에서 가능한 한 작은 것이 바람직하다.
더욱이 본 발명은 도 7 내지 도 15에 나타낸 바와 같은 여러 실시예들과는 다른 게이트 절연막 두께 관계로 구현될 수도 있다. 예컨대, 제3 드라이버 MOSFET(220)의 게이트 절연막 두께는 제2 드라이버 MOSFET(216)의 게이트 절연막 두께보다 훨씬 더 작을 수도 있고, 그 반대일 수도 있다. 어느 경우이던지 MOSFET들(216, 220)의 게이트 절연막 두께는 다른 MOSFET들(212, 214, 218, 222)의 각각의 게이트 절연막 두께보다 작다. 본 발명에 있어서, 게이트 절연막 두께는 제1 드라이버 MOSFET(212) 다음에 배치되는 적어도 하나의 후속 드라이버 MOSFET(216 및/또는 220)에 대해 줄어든다.
그 밖에, 도 7 내지 도 15의 본 발명의 실시예들 중 일부 실시예에서, 게이트 절연막 두께는 제1 드라이버 MOSFET(212)에서 줄어드는데, 줄어드는 만큼 전하 전달 효율(CE)도 줄어든다. 그러나 게이트 절연막 두께는 적어도 하나의 후속 드라이버 MOSFET(216 및/또는 220)에서도 줄어들기 때문에, 전체 전압 이득(AVtotal)의 증가는 신호 컨버터(202)의 전체 감도(SV=AVtotal×CE)가 종래기술로부터 여전히 증대 되는 것처럼, 전하 전달 효율(CE)의 감소와 같은 단점(offset)을 능가한다.
비록 도 6 내지 도 15에 3개의 소스 팔로워 스테이지들(206, 208, 210)을 나타내었지만, 그 사이에 개재되는 스테이지와 함께 구현될 수도 있다. 본 발명은, 제1 소스 팔로워 스테이지(206) 다음에 배치되는 적어도 하나의 후속 드라이버 MOSFET의 게이트 절연막 두께가 신호 컨버터의 전체 감도를 증가시킬 수 있도록 줄어들 때 구현될 수 있다.
이 이에도, 본 발명에 따라 증가된 전체 감도를 갖는 신호 컨버터는 도 6 내지 도 15에 나타낸 바와 같은 실시예들과는 다른 방법들로 구현될 수도 있다. 예컨대, 본 발명의 또 다른 실시예인 도 16을 참조하면, 제1 드라이버 MOSFET(212)가 고립된(isolated) P-웰(402) 내에 형성된다. 고립된 P-웰(402)은 다른 MOSFET들(214, 216, 218, 220, 222)을 갖는 P-웰(230)로부터 분리된다.
도 16의 실시예에 있어서, 고립된 P-웰(402)은 신호 컨버터(202)의 노이즈(noise)를 줄여준다. 그 이유는 전하 축적 영역(204)에 연결되는 제1 드라이버 MOSFET(212)가 다른 MOSFET들(214, 216, 218, 22, 222)로부터 고립되기 때문이다. 그 밖에, 고립된 P-웰(402)의 도펀트(dopant) 농도는, 제1 드라이버 MOSFET(212)의 백-게이트 트랜스컨덕턴스(gmb)를 감소시키고, 그에 따라 신호 컨버터(202)의 전체 전압 이득(AVtotal)을 증가시키도록 감소될 수도 있다. 도 16의 실시예는, 제1 드라이버 MOSFET(212)가 고립된 P-웰(402)에 있는 것을 제외하고는 도 7의 실시예와 유사하다. 그 외에, 제1 드라이버 MOSFET(212)를 위한 고립된 P-웰(402)은 도 8 내지 도 15의 다른 실시예들 중 어느 실시예에서도 형성될 수도 있다.
본 발명의 또 다른 실시예인 도 17을 참조하면, 드라이버 MOSFET의 소스는 소스 팔로워 스테이지들(206, 208, 210) 각각의 로드 MOSFET의 드레인에 합체된다. 따라서, 도 7 및 도 17을 참조하면, 제1 드라이버 MOSFET(212)의 소스(212D)와 제1 로드 MOSFET(214)의 드레인(214C)은 하나의 접합(404)으로 함께 합체된다. 유사하게, 제2 드라이버 MOSFET(216)의 소스(216D)와 제2 로드 MOSFET(218)의 드레인(218C)도 하나의 접합(406)으로 함께 합체된다. 또한, 제3 드라이버 MOSFET(220)의 소스(220D)와 제3 로드 MOSFET(222)의 드레인(222C)도 하나의 접합(406)으로 함께 합쳐진다.
이와 같은 도 17의 실시예에서, 배선 구조들(234, 236, 238)은, 각 소스 팔로워 스테이지(206, 208, 210)의 각각의 드라이버 MOSFET의 소스를 로드 MOSFET의 드레인에 연결시키는데 있어서 꼭 유리하게 사용되는 것만은 아니다. 또한 드라이버 MOSFET의 소스 및 로드 MOSFET의 드레인에 의해 점유되는 영역은, 그와 같은 합체가 도 17에 나타내는 바와 같이, 유리하게 감소될 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 신호 컨버터(410)를 나타낸다.
도 18을 참조하면, 신호 컨버터(410)는 도 6의 신호 컨버터(202)와 유사하다. 다만, 본 실시예에서, 로드 MOSFET들(214, 218, 222)의 소스들은 동일한 저항기(RS)를 통해 그라운드에 함께 연결된다. 이와 대조적으로, 도 6의 경우에서는, 로드 MOSFET들(214, 218, 222)의 각 소스가 각각의 저항기(R1, R2, R3)를 통해 그라운드에 연결된다. 어느 경우이던지, 로드 MOSFET의 소스에서의 저항기는 로드 MOSFET의 드레인에서의 유효 로드 저항(effective load resistance)을 증가시킨다.
하나의 저항기(RS)의 저항값은 소스 팔로워 스테이지들 각각의 보다 일치된 동작을 위해 보다 쉽게 조절할 수 있다. 한편, 소스 팔로워 스테이지들이 공통 저항기(RS)를 통해 연결되기 때문에, 도 18의 신호 컨버터(410)는 더욱 더 노이즈에 영향을 받기 쉽다. 따라서 노이즈가 있는 환경에서 동작시키기 위해서는 도 6의 신호 컨버터(202)가 선호될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
지금까지 설명한 바와 같이, 본 발명에 따른 전하 전송 소자를 위한 신호 전하 컨버터에 의하면, 제1 드라이버 트랜지스터 다음에 이어지는 적어도 하나의 드라이버 트랜지스터의 게이트 절연막 두께를 감소시켜 신호 컨버터의 전체 감도를 증대시킬 수 있는 신호 컨버터를 제공할 수 있다.

Claims (62)

  1. 신호 전하를 전압으로 변환시키는 신호 컨버터에 있어서,
    상기 신호 전하를 받는 제1 드라이버 트랜지스터; 및
    상기 제1 드라이버 트랜지스터의 출력에 연결되되, 상기 신호 컨버터의 적어도 하나의 다른 트랜지스터의 게이트 절연막 두께보다 작은 두께의 게이트 절연막을 갖는 상기 제1 드라이버 트랜지스터에 이어지는 후속 드라이버 트랜지스터를 구비하며,
    상기 제1 드라이버 트랜지스터는 격리된 웰 내에 형성되는 것을 특징으로 하는 신호 컨버터.
  2. 제1항에 있어서,
    상기 신호 컨버터는 각각 로드 트랜지스터를 적어도 구비하는 제1 내지 제3스테이지를 포함하며,
    상기 제1 드라이버 트랜지스터는 제1 스테이지에 배치되고, 상기 후속 드라이버 트랜지스터는 상기 제1 스테이지 다음의 제2 스테이지에 배치되는 것을 특징으로 하는 신호 컨버터.
  3. 제2항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 제1 드라이버 트랜지스터의 게이트 절연막 두께보다 작은 것을 특징으로 하는 신호 컨버터.
  4. 제2항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 제1 드라이버 트랜지스터의 게이트 절연막 두께와 동일한 것을 특징으로 하는 신호 컨버터.
  5. 제2항에 있어서,
    상기 제1 드라이버 트랜지스터의 게이트 절연막 두께는 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께보다 작은 것을 특징으로 하는 신호 컨버터.
  6. 제1항에 있어서,
    상기 신호 컨버터는 각각 로드 트랜지스터를 적어도 구비하는 제1 내지 제3스테이지를 포함하며,
    상기 제1 드라이버 트랜지스터는 제1 스테이지에 배치되고, 상기 후속 드라이버 트랜지스터는 제2 드라이버 트랜지스터를 갖는 제2 스테이지를 통해 상기 제1 스테이지에 연결되는 제3 스테이지에 배치되는 것을 특징으로 하는 신호 컨버터.
  7. 제6항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 제1 드라이버 트랜지스터의 게이트 절연막 두께보다 작은 것을 특징으로 하는 신호 컨버터.
  8. 제6항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 제1 드라이버 트랜지스터의 게이트 절연막 두께와 동일한 것을 특징으로 하는 신호 컨버터.
  9. 제6항에 있어서,
    상기 제1 드라이버 트랜지스터의 게이트 절연막 두께는 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께보다 작은 것을 특징으로 하는 신호 컨버터.
  10. 제6항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 제1 및 제2 드라이버 트랜지스터들의 동일한 게이트 절연막 두께보다 작은 것을 특징으로 하는 신호 컨버터.
  11. 제1항에 있어서,
    상기 후속 드라이버 트랜지스터에 연결되어 출력 전압을 발생시키는 최종 드라이버 트랜지스터를 더 구비하는 것을 특징으로 하는 신호 컨버터.
  12. 제11항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 최종 드라이버 트랜지스터의 게이트 절연막 두께보다 작은 것을 특징으로 하는 신호 컨버터.
  13. 제11항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 최종 드라이버 트랜지스터의 게이트 절연막 두께와 동일한 것을 특징으로 하는 신호 컨버터.
  14. 제11항에 있어서,
    상기 최종 드라이버 트랜지스터의 게이트절연막 두께는 상기 후속 드라이버 트랜지스터의 게이트 절연막 두께보다 작은 것을 특징으로 하는 신호 컨버터.
  15. 제11항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 제1 및 최종 드라이버 트랜지스터들의 동일한 게이트 절연막 두께보다 작은 것을 특징으로 하는 신호 컨버터.
  16. 제11항에 있어서,
    상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터들과 함께 각 스테이지를 구성하며,
    상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터에 연결되는 것을 특징으로 하는 신호 컨버터.
  17. 제16항에 있어서,
    상기 드라이버 트랜지스터들의 각각은 상기 로드 트랜지스터들의 적어도 어느 하나의 게이트 절연막 두께보다 작은 동일한 게이트 절연막 두께를 갖는 것을 특징으로 하는 신호 컨버터.
  18. 제1항에 있어서,
    상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터에 연결되는 것을 특징으로 하는 신호 컨버터.
  19. 제18항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 로드 트랜지스터들의 적어도 어느 하나의 게이트 절연막 두께보다 작은 것을 특징으로 하는 신호 컨버터.
  20. 제18항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 모든 상기 로드 트랜지스터들 모두의 각각의 게이트 절연막의 두께보다 작은 것을 특징으로 하는 신호 컨버터.
  21. 제18항에 있어서,
    각각의 로드 트랜지스터는 각각의 저항기를 통하여 그라운드에 연결되는 것을 특징으로 하는 신호 컨버터.
  22. 제18항에 있어서,
    각각의 로드 트랜지스터는 동일한 저항기를 통하여 그라운드에 함께 연결되는 것을 특징으로 하는 신호 컨버터.
  23. 제1항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 신호 컨버터의 모든 다른 트랜지스터들의 각각의 게이트 절연막 두께보다 작은 것을 특징으로 하는 신호 컨버터.
  24. 제1항에 있어서,
    상기 제1 드라이버 트랜지스터는 앤핸스먼트형 모스 트랜지스터이고 상기 신호 컨버터의 모든 다른 트랜지스터들은 디플리션형 모스 트랜지스터들인 것을 특징으로 하는 신호 컨버터.
  25. 제1항에 있어서,
    상기 드라이버 트랜지스터들은 각각 소스 팔로워로 구성되는 것을 특징으로 하는 신호 컨버터.
  26. 삭제
  27. 제1항에 있어서,
    상기 신호 전하는 전하 결합 소자로부터 출력되는 것을 특징으로 하는 신호 컨버터.
  28. 신호 전하를 전압으로 변환시키는 신호 컨버터에 있어서,
    각각 드라이버 트랜지스터 및 로드 트랜지스터를 구비하며, 제1스테이지로부터는 신호 전하를 받고 제2스테이지부터 최종 스테이지는 각각 제1스테이지부터 바로 이전의 스테이지로부터 전압을 받도록 구성된 복수개의 스테이지들; 및
    상기 신호 컨버터의 전하 전달 효율을 감소시키지 않고 전압 이득을 증가시키는 전압 이득 증가 수단을 구비하며,
    상기 제1 스테이지의 상기 드라이버 트랜지스터는 격리된 웰 내에 형성되는는 것을 특징으로 하는 신호 컨버터.
  29. 제28항에 있어서,
    상기 드라이버 트랜지스터들은 각각 소스 팔로워를 구성하는 것을 특징으로 하는 신호 컨버터.
  30. 제28항에 있어서,
    상기 각 스테이지의 로드 트랜지스터의 소스는 각각의 저항기를 통해 그라운드에 연결되는 것을 특징으로 하는 신호 컨버터.
  31. 제28항에 있어서,
    상기 각 스테이지의 로드 트랜지스터의 소스는 동일한 저항기를 통해 그라운드에 연결되는 것을 특징으로 하는 신호 컨버터.
  32. 삭제
  33. 제28항에 있어서,
    상기 제1스테이지의 드라이버 트랜지스터는 게이트 커패시턴스를 최소화하는 크기를 갖고, 최종 스테이지의 드라이버 트랜지스터는 상기 최종 스테이지의 출력에 연결된 로드를 구동하기에 충분한 전류를 공급할 수 있는 크기를 가지며, 그리고 중간 스테이지의 드라이버 트랜지스터는 상기 제1스테이지 및 상기 최종 스테이지의 드라이버 트랜지스터들 사이에서의 전류 증폭이 이루어지도록 하는 크기를 갖는 것을 특징으로 하는 신호 컨버터.
  34. 신호 전달 소자의 출력 회로에 있어서,
    상기 신호 전달 소자로부터의 전하를 축적하여 신호 전하를 발생시키는 신호 축적 영역;
    상기 신호 전하를 받는 제1 드라이버 트랜지스터, 및 상기 제1 드라이버 트랜지스터의 출력에 연결되며, 상기 신호 컨버터의 적어도 하나의 다른 트랜지스터의 게이트 절연막 두께보다 작은 게이트 절연막 두께를 갖는 후속 드라이버 트랜지스터를 구비하여 상기 신호 전하를 전압으로 변환시키는 신호 컨버터;
    상기 신호 축적 영역을 리셋 전압으로 리셋 시키도록 턴 온 되는 리셋 트랜지스터; 및
    상기 전하 전달 소자로부터 상기 신호 축적 영역으로 전하를 전달하도록 턴 온 되는 출력 트랜지스터를 포함하며,
    상기 신호 컨버터의 상기 제1 드라이버 트랜지스터는 고립된 웰 내에 형성되는는 것을 특징으로 하는 출력 회로.
  35. 제34항에 있어서,
    상기 제1 드라이버 트랜지스터는 제1 스테이지를 구성하고, 상기 후속 드라이버 트랜지스터는 상기 제1 스테이지 다음의 제2 스테이지를 구성하는 것을 특징으로 하는 출력 회로.
  36. 제34항에 있어서,
    상기 제1 드라이버 트랜지스터는 제1 스테이지를 구성하고, 상기 후속 드라이버 트랜지스터는 제2 스테이지를 통해 상기 제1 스테이지와 연결되는 제3 스테이지를 구성하는 것을 특징으로 하는 출력 회로.
  37. 제34항에 있어서,
    상기 후속 드라이버 트랜지스터의 출력에 연결되어 출력 전압을 발생시키는 최종 드라이버 트랜지스터를 더 구비하는 것을 특징으로 하는 출력 회로.
  38. 제37항에 있어서,
    상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터에 연결되는 것을 특징으로 하는 출력 회로.
  39. 제38항에 있어서,
    상기 드라이버 트랜지스터들의 각각은 상기 로드 트랜지스터들의 적어도 어느 하나의 게이트 절연막 두께보다 작은 동일한 게이트 절연막 두께를 갖는 것을 특징으로 하는 출력 회로.
  40. 제34항에 있어서,
    상기 드라이버 트랜지스터들은 각각 소스 팔로워를 구성하는 것을 특징으로 하는 출력 회로.
  41. 제34항에 있어서,
    상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터에 연결되는 것을 특징으로 하는 출력 회로.
  42. 제41항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 로드 트랜지스터들의 적어도 하나의 게이트 절연막 두께보다 작은 것을 특징으로 하는 출력 회로.
  43. 제41항에 있어서,
    각각의 로드 트랜지스터는 각각의 저항기를 통해 그라운드에 연결되는 것을 특징으로 하는 출력 회로.
  44. 제41항에 있어서,
    각각의 로드 트랜지스터는 동일한 저항기를 통하여 그라운드에 함께 연결되는 것을 특징으로 하는 출력 회로.
  45. 제34항에 있어서,
    상기 제1 드라이버 트랜지스터는 앤핸스먼트형 모스 트랜지스터이고, 상기 신호 컨버터의 다른 모든 트랜지스터들은 디플리션형 모스 트랜지스터인 것을 특징으로 하는 출력 회로.
  46. 삭제
  47. 제34항에 있어서,
    상기 전하 전달 소자는 전하 결합 소자인 것을 특징으로 하는 출력 회로.
  48. 각각의 신호 전하를 축적하는 각각의 포토 다이오드로 이루어지는 포토 다이오드 어레이;
    상기 포토 다이오드 어레이에 연결되어 각각의 포토 다이오드로부터의 각각의 신호 전하를 쉬프트 하는 적어도 하나의 신호 전달 소자; 및
    상기 전하 전달 소자로부터 쉬프트된 각각의 신호 전하를 축적하는 신호 축적 영역과,
    상기 각각의 신호 전하를 받는 제1 드라이버 트랜지스터, 및 상기 제1 드라이버 트랜지스터의 출력에 연결되며 상기 신호 컨버터의 적어도 하나의 다른 트랜지스터의 게이트 절연막 두께보다 작은 게이트 절연막 두께를 갖는 후속 드라이버 트랜지스터를 구비하여 상기 신호 축적 영역에 축적된 각각의 신호 전하를 전압으로 변환시키는 신호 컨버터를 포함하면서, 적어도 하나의 신호 전달 소자에 연결되는 출력 회로를 포함하며,
    상기 출력회로의 상기 제1 드라이버 트랜지스터는 고립된 웰 내에 형성되는 것을 특징으로 하는 이미징 시스템.
  49. 제48항에 있어서,
    상기 제1 드라이버 트랜지스터는 제1 스테이지를 구성하고, 상기 후속 드라이버 트랜지스터는 상기 제1 스테이지 다음의 제2 스테이지를 구성하는 것을 특징으로 하는 이미징 시스템.
  50. 제48항에 있어서,
    상기 제1 드라이버 트랜지스터는 제2 스테이지를 통해 상기 제1 스테이지에 연결되는 제3 스테이지를 구성하는 것을 특징으로 하는 이미징 시스템.
  51. 제48항에 있어서,
    상기 신호 컨버터는, 상기 후속 드라이버 트랜지스터의 출력에 연결되어 출력 전압을 발생시키는 최종 드라이버 트랜지스터를 더 구비하는 것을 특징으로 하 는 이미징 시스템.
  52. 제51항에 있어서,
    상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터에 연결되는 것을 특징으로 하는 이미징 시스템.
  53. 제52항에 있어서,
    상기 드라이버 트랜지스터의 각각은 상기 로드 트랜지스터들의 적어도 하나의 게이트 절연막 두께보다 작은 동일한 게이트 절연막 두께를 갖는 것을 특징으로 하는 이미징 시스템.
  54. 제48항에 있어서,
    상기 드라이버 트랜지스터들의 각각은 각각의 로드 트랜지스터에 연결되는 것을 특징으로 하는 이미징 시스템.
  55. 제54항에 있어서,
    상기 후속 드라이버 트랜지스터의 게이트 절연막 두께는 상기 로드 트랜지스터들의 적어도 하나의 게이트 절연막 두께보다 작은 것을 특징으로 하는 이미징 시스템.
  56. 제54항에 있어서,
    각각의 로드 트랜지스터는 저항기를 통해 그라운드에 연결되는 것을 특징으로 하는 이미징 시스템.
  57. 제54항에 있어서,
    각각의 로드 트랜지스터는 동일한 저항기를 통하여 그라운드에 함께 연결되는 것을 특징으로 하는 이미징 시스템.
  58. 제48항에 있어서,
    상기 드라이버 트랜지스터들은 각각 소스 팔로워를 구성하는 것을 특징으로 하는 이지징 시스템.
  59. 제48항에 있어서,
    제1 드라이버 트랜지스터는 앤핸스먼트형 모스 트랜지스터이고, 상기 신호 컨버터의 모든 다른 트랜지스터들은 디플리션형 모스 트랜지스터인 것을 특징으로 하는 이미징 시스템.
  60. 삭제
  61. 제48항에 있어서,
    상기 전하 전달 소자는 전하 결합 소자인 것을 특징으로 하는 이미징 시스템.
  62. 제48항에 있어서, 상기 출력 회로는,
    상기 전하 축적 영역을 리셋 전압으로 리셋 시키도록 턴 온 되는 리셋 트랜지스터; 및
    상기 전하 전달 소자로부터의 각각의 신호 전하를 상기 전하 축적 영역으로 전달시키도록 턴 온 되면서 상기 리셋 트랜지스터를 턴 오프 시키는 출력 트랜지스터를 더 구비하는 것을 특징으로 하는 이미징 시스템.
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