KR100636983B1 - Method for Etch Metal Layer and Semiconductor Device Manufactured by Such Method - Google Patents

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Abstract

본 발명은 금속 배선층들을 전기적으로 절연하는 IMD (Intermetal Dielectric) 층의 결함 발생을 방지할 수 있는 금속층 식각 방법 및 이 방법으로 제조된 반도체 소자에 관한 것으로, 본 발명에 따른 금속층 식각에는 염화계 식각제(etchant)에 CHF3를 추가함으로써 금속층의 식각 프로파일이 양(positive)의 프로파일이 되도록 한다. 본 발명의 일구현예에 따르면, 금속층의 식각 단계는 압력을 5~20 mT으로 하고, Cl2를 10~100 sccm, BCl3을 10~100 sccm, N2를 0~15 sccm, CHF3를 5~20 sccm으로 공급하는 공정 조건으로 수행된다. 이러한 공정 조건에 따른 금속층의 식각은 식각 초기 단계 및 금속 배선층의 프로파일을 결정하는 주식각(main etch) 단계에 모두 적용될 수 있다. 본 발명에 따르면 금속층 식각에 의해 형성된 금속 배선층이 양의 프로파일을 가지기 때문에, 이 금속 배선층 위에 도포되는 층간 절연막(IMD)은 충분한 스텝 커버리지 여유분을 가질 수 있고, 따라서 반도체 집적회로 소자의 집적도가 높아져 금속 배선층의 간격이 좁아지더라도 층간 절연막이 금속 배선층의 간격을 충분히 잘 메울 수 있어서 층간 절연막에 보이드(void)와 같은 결함은 생기지 않는다.The present invention relates to a metal layer etching method capable of preventing the occurrence of defects in an intermetal dielectric (IMD) layer electrically insulating the metal wiring layers, and a semiconductor device manufactured by the method. Adding CHF 3 to the etchant allows the etch profile of the metal layer to be a positive profile. According to one embodiment of the present invention, the etching step of the metal layer is a pressure of 5 ~ 20 mT, Cl 2 10 ~ 100 sccm, BCl 3 10 ~ 100 sccm, N 2 0 ~ 15 sccm, CHF 3 Process conditions are supplied at 5-20 sccm. The etching of the metal layer according to the process conditions may be applied to both the initial etching step and the main etch step of determining the profile of the metal wiring layer. According to the present invention, since the metal wiring layer formed by the metal layer etching has a positive profile, the interlayer insulating film IMD coated on the metal wiring layer can have a sufficient step coverage margin, so that the degree of integration of the semiconductor integrated circuit device is increased and the metal Even if the spacing of the wiring layers becomes narrow, the interlayer insulating film can fill the spacing of the metal wiring layers sufficiently well, so that defects such as voids do not occur in the interlayer insulating film.

금속층 식각, IMD (Intemetal Dielectric), 결함, 보이드(void), 플라즈마 식각Metal Layer Etching, IMD (Intemetal Dielectric), Defects, Voids, Plasma Etching

Description

금속층을 식각하는 방법 및 이 방법으로 제조된 반도체 소자{Method for Etch Metal Layer and Semiconductor Device Manufactured by Such Method}A method for etching a metal layer and a semiconductor device manufactured by the method {Method for Etch Metal Layer and Semiconductor Device Manufactured by Such Method}

도 1은 종래 기술에 따른 금속층 식각 공정의 문제점을 설명하기 위한 단면도.1 is a cross-sectional view illustrating a problem of a metal layer etching process according to the prior art.

도 2는 본 발명에 따른 금속층 식각 방법에 따라 형성된 금속 배선층의 구조를 나타내는 단면도2 is a cross-sectional view showing a structure of a metal wiring layer formed by a metal layer etching method according to the present invention.

도 3은 본 발명에 따른 금속층 식각 방법의 흐름도.3 is a flowchart of a metal layer etching method according to the present invention.

<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>

2, 12: 절연층 4, 14: 금속 배선층2, 12: insulating layer 4, 14: metal wiring layer

6, 16: IMD (Intermetal Dielectric)6, 16: IMD (Intermetal Dielectric)

본 발명은 반도체 제조 기술에 관한 것으로서, 좀 더 구체적으로는 금속 배선층들을 전기적으로 절연하는 IMD (Intermetal Dielectric) 층의 결함 발생을 방지할 수 있는 금속층 식각 방법 및 이 방법으로 제조된 반도체 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly, to a metal layer etching method and a semiconductor device manufactured by the method, which can prevent the occurrence of defects in an intermetal dielectric (IMD) layer electrically insulating the metal wiring layers. .

반도체 제조 기술이 발달하면서 새로운 설계 조건의 집적회로 소자를 만족할 수 있는 새로운 기술들이 개발되어 왔다. 이에 따라 집적회로 소자의 크기가 줄어들고 고집화되면, 반도체 제조 기술도 지속적으로 재평가하여 정확하고 생산성 있는 결과를 낼 수 있도록 하여야 한다. 반도체 제조 기술 중 이처럼 지속적인 재평가 과정을 통해 변해온 것은 식각 기술이다. With the development of semiconductor manufacturing technology, new technologies have been developed to satisfy integrated circuit devices with new design conditions. Accordingly, as integrated circuit devices shrink in size and become highly integrated, semiconductor fabrication technologies must be continuously reevaluated to produce accurate and productive results. What has changed through this continuous re-evaluation process of semiconductor manufacturing technology is etching technology.

식각 공정의 원리를 간단하게 설명하면 반도체 웨이퍼 또는 기판에 도포되어 보호된 상태에 있지 아니한 박막이나 층을 화학적으로 제거하는 공정을 말한다. 예컨대, 사진(photolithography) 공정을 통해 반도체 웨이퍼에 패턴을 형성한 다음 감광막이 도포되어 있지 않은 영역을 식각 공정으로 제거한다. 이러한 식각 공정은 후속 단계에서 감광막 패턴을 제거하는 데에도 사용된다. 식각 기술은 액상 식각 기술에서 출발하여 건식 식각, 플라즈마 식각, 반응성 이온 식각 등으로 30년 이상 발전되어 왔다.Briefly describing the principle of the etching process refers to a process of chemically removing a thin film or layer that is not applied to a semiconductor wafer or substrate and is not protected. For example, a pattern is formed on a semiconductor wafer through a photolithography process, and then an area where the photoresist film is not applied is removed by an etching process. This etching process is also used to remove the photoresist pattern in a subsequent step. Etching technology has been developed for more than 30 years from liquid etching technology to dry etching, plasma etching and reactive ion etching.

식각 공정은 다층금속 배선층을 형성하는 데에도 필수적으로 사용되는데, 집적회로 소자의 집적도가 높아지면서 금속 배선의 폭이 갈수록 좁아지고 금속 배선층 사이의 간격도 점점 줄어든다. 이에 따라 상하부 금속 배선층을 전기적으로 절연하기 위한 절연층인 IMD (Intermetal Dielectric) 층이 하부 금속 배선층의 좁은 간격 사이에 제대로 도포되지 못하는 결함이 생길 수 있다.The etching process is also essential for forming a multi-layered metal interconnection layer. As the degree of integration of integrated circuit devices increases, the width of the metal interconnection becomes narrower and the spacing between the metal interconnection layers becomes smaller. Accordingly, a defect may occur in which an intermetal dielectric (IMD) layer, which is an insulating layer for electrically insulating upper and lower metal wiring layers, may not be properly applied between narrow gaps of the lower metal wiring layers.

도 1은 종래 금속 배선층 식각 공정의 문제점을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a problem of a conventional metal wiring layer etching process.

반도체 웨이퍼 또는 기판의 절연층(2) 위에 금속층을 도포하고 금속층을 식각하여 금속 배선층(4)을 패턴 형성한다. 패턴 형성된 금속 배선층(4) 위에 IMD 층(6)을 도포한다. 그런데, 금속 배선 패턴층(4) 사이의 간격 'D'이 좁아지면 IMD 층(6)이 금속 배선 패턴층 사이의 간격을 충실하게 메우지 못하여 보이드(void)와 같은 결합(8)이 발생한다.A metal layer is coated on the insulating layer 2 of the semiconductor wafer or substrate, and the metal layer is etched to form a metal wiring layer 4. The IMD layer 6 is applied on the patterned metal wiring layer 4. However, when the interval 'D' between the metal wiring pattern layers 4 is narrowed, the IMD layer 6 does not fill the gaps between the metal wiring pattern layers faithfully, so that a bond 8 such as a void occurs. .

이러한 결함이 생기는 이유 중 하나는 금속층을 식각할 때, 염화계 플라즈마(예컨대, Cl2, BCl3)를 이용할 경우 식각되는 금속층의 측벽의 모양[즉, 프로파일(profile)]이 기판 면에 대해 수직이거나 심한 경우에는 음(negative)의 프로파일을 가지기 때문이다. 도 1에는 금속 배선층의 프로파일이 수직인 경우를 나타내었는데, 음의 프로파일이란 금속 배선층의 간격 'D'가 층 아래에 비해 윗부분이 더 작은 경우를 말한다. 금속 배선층의 프로파일이 수직이거나 음의 프로파일을 가지면, 이 위에 도포되는 IMD 층의 스텝 커버리지 여유분(step coverage margin)이 줄어들기 때문에 간격이 좁은 금속 배선층 사이를 IMD 층이 제대로 채우지 못하는 결과가 나타날 수 있다.One reason for such defects is that when etching a metal layer, the shape (ie, profile) of the sidewall of the metal layer to be etched when using a chloride-based plasma (eg, Cl 2 , BCl 3 ) is perpendicular to the substrate plane. Or in severe cases have a negative profile. In FIG. 1, the profile of the metal interconnection layer is vertical, but the negative profile refers to a case in which the distance 'D' of the metal interconnection layer is smaller than the lower portion of the metal interconnection layer. If the profile of the metallization layer is vertical or has a negative profile, the step coverage margin of the IMD layer applied thereon is reduced, which may result in the IMD layer not filling properly between the narrowly spaced metallization layers. .

이처럼 금속 배선층(4)을 다른 금속 배선층(도시 아니함)과 전기적으로 절연하기 위한 IMD 층에 결함이 생기면, 이것이 포함된 반도체 집적회로 소자의 전기적 결함을 유발할 수 있다.Thus, if a defect occurs in the IMD layer for electrically insulating the metal wiring layer 4 from another metal wiring layer (not shown), it may cause an electrical defect of the semiconductor integrated circuit device including the same.

본 발명의 목적은 금속 배선층을 전기적으로 절연하는 IMD 층의 결함 발생을 방지하는 것이다.An object of the present invention is to prevent the occurrence of defects in the IMD layer that electrically insulates the metal wiring layer.

본 발명의 다른 목적은 반도체 집적회로 소자에서 전기적 결함이 생기지 않 도록 하는 금속층 식각 방법 및 이 방법으로 제조된 반도체 소자를 제공하는 것이다.Another object of the present invention is to provide a metal layer etching method and a semiconductor device manufactured by the method to prevent electrical defects in the semiconductor integrated circuit device.

본 발명에 따른 금속층 식각 방법은 염화계 식각제에 CHF3 가스를 추가한 가스를 이용하는 것을 특징으로 한다. 이러한 금속층 식각 단계는 압력을 5~20 mT으로 하고, Cl2를 10~100 sccm, BCl3을 10~100 sccm, N2를 0~15 sccm, CHF 3를 5~20 sccm으로 공급하는 공정 조건으로 수행될 수 있다.The metal layer etching method according to the present invention is characterized by using a gas obtained by adding a CHF 3 gas to the chloride-based etchant. In the metal layer etching step, the pressure is 5-20 mT, and Cl 2 is 10-100 sccm, BCl 3 is 10-100 sccm, N 2 is 0-15 sccm, CHF 3 is 5-20 sccm. It can be performed as.

이렇게 형성된 반도체 소자는 기판 상에 형성되어 있는 절연층과, 절연층 위에 형성된 금속 배선층과, 금속 배선층 위에 형성된 층간 절연막을 포함하며, 상기 금속 배선층은 일정한 간격으로 분리되어 있는 패턴으로 형성되어 있고, 상기 금속 배선층의 간격은 그 크기는 금속층 아래쪽이 금속층 위쪽보다 더 작아서 금속 배선층이 양의 식각 프로파일을 갖는다.The semiconductor device thus formed includes an insulating layer formed on the substrate, a metal wiring layer formed on the insulating layer, and an interlayer insulating film formed on the metal wiring layer, wherein the metal wiring layer is formed in a pattern separated at regular intervals. The spacing of the metal wiring layer is smaller in size than the metal layer below the metal layer, so that the metal wiring layer has a positive etching profile.

구현예Embodiment

이하 도면을 참조로 본 발명의 구체적인 구현예에 대해 설명한다.Hereinafter, specific embodiments of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명에 따른 금속층 식각 방법에 따라 형성된 금속 배선층의 구조를 나타내는 단면도이다.2 is a cross-sectional view illustrating a structure of a metal wiring layer formed by a metal layer etching method according to the present invention.

본 발명에 따른 금속 배선층(14)은 반도체 기판 또는 웨이퍼 상에 형성되어 있는 절연층(12) 위에 형성되어 있다. 금속 배선층(14) 위에는 IMD 층(16)이 도포 된다. 금속 배선층(14)은 일정한 간격으로 분리되어 있는 패턴으로 형성되어 있으며 양(positive) 프로파일(20)을 갖는다. 일반적으로 식각 프로파일이란 '식각이 끝난 대상물의 모양'을 말하는데, 본 발명에서 양의 프로파일이란 금속 배선층 사이의 간격이 아래쪽보다 위쪽이 더 큰 모양으로 금속 패턴층(14)이 패턴 형성되어 있음을 뜻한다. 즉, 도 2에서 보는 것처럼 간격 'D1'이 간격 'D2'보다 더 작다.The metal wiring layer 14 according to the present invention is formed on the insulating layer 12 formed on the semiconductor substrate or the wafer. The IMD layer 16 is applied on the metal wiring layer 14. The metallization layer 14 is formed in a pattern separated at regular intervals and has a positive profile 20. In general, the etching profile refers to the shape of the etched object. In the present invention, the positive profile means that the metal pattern layer 14 is patterned so that the gap between the metal wiring layers is larger than the bottom. do. That is, as shown in FIG. 2, the interval 'D1' is smaller than the interval 'D2'.

도 2에서 보는 것처럼 본 발명에서는 금속 배선층(14)의 프로파일이 양의 프로파일(20)이기 때문에, 금속 배선층(14) 위에 도포되는 IMD 층(16)은 스텝 커버리지 여유분이 충분하기 때문에, 비록 금속 배선층(14) 사이의 간격이 좁아지더라도 이 간격을 충분히 메울 수 있고, 따라서 종래와 같은 결함은 발생하지 않는다.As shown in FIG. 2, in the present invention, since the profile of the metal wiring layer 14 is the positive profile 20, the IMD layer 16 applied on the metal wiring layer 14 has sufficient step coverage margin, although the metal wiring layer Even if the interval between the parts 14 becomes small, this gap can be sufficiently filled, so that a defect as in the prior art does not occur.

도 3은 본 발명에 따른 금속층 식각 방법의 흐름도이다.3 is a flowchart of a metal layer etching method according to the present invention.

먼저 반도체 기판 또는 웨이퍼에 절연층을 도포하고 그 위에 금속층을 도포한다(단계 20). 여기서 반도체 기판은 예컨대, 실리콘 기판이고, 절연층은 산화막(SiO2), PSG (Phosphosilicate Glass) 또는 CVD(Chemical Vapor Deposition)에 의한 Si3N4이며, 금속층은 알루미늄 금속층이다. 알루미늄 금속층은 스퍼터링(sputtering)이나 진공 증착 또는 CVD로 형성될 수 있다.First, an insulating layer is applied to a semiconductor substrate or wafer, and a metal layer is applied thereon (step 20). Here, the semiconductor substrate is, for example, a silicon substrate, the insulating layer is Si3N4 by an oxide film (SiO2), Phosphosilicate Glass (PSG) or chemical vapor deposition (CVD), and the metal layer is an aluminum metal layer. The aluminum metal layer may be formed by sputtering, vacuum deposition or CVD.

금속층을 도포한 다음에는 금속층 위에 감광막(도시하지 않음)을 도포하고 이 감광막에 형성하고자 하는 금속 배선층 패턴을 전사한다. 패턴 전사는 금속 배선층 패턴을 갖는 마스크를 이용하여 감광막을 노광 현상하는 사진 공정을 통해 할 수 있다. 감광막 패턴을 이용하여 금속층을 식각하여 도 1에 나타낸 바와 같은 구조의 금속 배선층(14)을 형성한다(도 2의 단계 32).After applying the metal layer, a photosensitive film (not shown) is applied on the metal layer and the metal wiring layer pattern to be formed on the photosensitive film is transferred. Pattern transfer can be performed through the photo process of exposing and developing a photosensitive film using the mask which has a metal wiring layer pattern. The metal layer is etched using the photosensitive film pattern to form a metal wiring layer 14 having a structure as shown in FIG. 1 (step 32 of FIG. 2).

본 발명에서는 종래에 금속층 식각에 사용하던 염화계 식각제(etchant)에 CHF3를 추가함으로써 금속층의 식각 프로파일이 도 1의 '20'으로 나타낸 것처럼 양의 프로파일이 되도록 한다.In the present invention, by adding CHF 3 to the chlorine-based etchant (etchant) conventionally used for etching the metal layer so that the etching profile of the metal layer becomes a positive profile as shown in '20' of FIG.

본 발명의 일구현예에 따르면, 금속층의 식각 단계(32)는 압력을 5~20 mT으로하고, Cl2를 10~100 sccm, BCl3을 10~100 sccm, N2를 0~15 sccm, CHF 3를 5~20 sccm으로 공급하는 공정 조건으로 수행된다. 이러한 공정 조건에 따른 금속층의 식각은 식각 초기 단계 및 금속 배선층의 프로파일을 결정하는 주식각(main etch) 단계에 모두 적용될 수 있다.According to one embodiment of the present invention, the etching step 32 of the metal layer has a pressure of 5 to 20 mT, Cl 2 to 10 to 100 sccm, BCl 3 to 10 to 100 sccm, N 2 to 0 to 15 sccm, It is carried out under the process conditions of supplying CHF 3 at 5-20 sccm. The etching of the metal layer according to the process conditions may be applied to both the initial etching step and the main etch step of determining the profile of the metal wiring layer.

본 발명에 따른 금속층 식각은 건식 플라즈마 식각법을 이용할 수 있다. 플라즈마 식각법으로는 낮은 압력에서 가능한 스퍼터링 식각법이나, 높은 압력에서 행하는 화학-물리 건식 식각법 등을 적용할 수 있다.The metal layer etching according to the present invention may use a dry plasma etching method. As the plasma etching method, a sputtering etching method at a low pressure, a chemical-physical dry etching method at a high pressure, or the like can be used.

이러한 식각 단계를 통해 금속 배선층 패턴을 형성한다(단계 34). 그 다음 금속층의 식각에 사용했던 용제(solvent)를 세정하고(단계 36), 금속 배선층(14) 위에 IMD 층(16)을 도포한다(단계 38).Through this etching step, a metal wiring layer pattern is formed (step 34). The solvent used to etch the metal layer is then cleaned (step 36) and the IMD layer 16 is applied over the metal wiring layer 14 (step 38).

IMD 층(16)은 예컨대, 실렌 가스(silane gas, SiH4)를 이용하여 도핑된 CVD SiO2 막이나, 인(P)으로 도핑된 실렌 가스에 기초한 PSG (Phosphsilicate Glass) 막을 APCVD (Atmospheric Pressure Chemical Vapor Deposition), LPCVD (Low Pressure Chemical Vapor Deposition), PECVD (Plasma Enhanced Chemical Vapor Deposition) 등의 방법으로 도포될 수 있다. 이와 달리 IMD 층(16)은 스텝 커버리 지 특성이 좋은 BSG (Borosilicate Glass)나 TEOS (tetraethylorthosilane)를 이용한 BPSG (Borophosphosilicate Glass)으로 할 수도 있다.The IMD layer 16 may be formed of, for example, an CVD SiO 2 film doped with silane gas (SiH 4 ) or a Phosphsilicate Glass (PSG) film based on silane gas doped with phosphorus (P). Vapor Deposition), LPCVD (Low Pressure Chemical Vapor Deposition), PECVD (Plasma Enhanced Chemical Vapor Deposition) and the like can be applied. In contrast, the IMD layer 16 may be made of BSG (Borosilicate Glass) or BPSG (Borophosphosilicate Glass) using TEOS (tetraethylorthosilane) with good step coverage.

IMD 층(16)을 형성한 다음에는 이 IMD 층(16)을 식각하여 비아(via)를 형성하고 이 비아에 텅스텐 금속을 채운 후 금속 배선층(14)과 전기적으로 연결될 상부 금속층을 형성하는 과정이 이어질 수 있다.After the IMD layer 16 is formed, the process of etching the IMD layer 16 to form a via, filling the via with tungsten metal, and forming an upper metal layer to be electrically connected to the metal wiring layer 14 is performed. Can lead.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

본 발명에 따르면 금속층 식각에 의해 형성된 금속 배선층이 양의 프로파일을 가지기 때문에, 이 금속 배선층 위에 도포되는 층간 절연막(IMD)은 충분한 스텝 커버리지 여유분을 가질 수 있다. 따라서, 반도체 집적회로 소자의 집적도가 높아져 금속 배선층의 간격이 좁아지더라도 층간 절연막이 금속 배선층의 간격을 충분히 잘 메울 수 있어서 층간 절연막에 보이드와 같은 결함은 생기지 않는다.According to the present invention, since the metal wiring layer formed by the metal layer etching has a positive profile, the interlayer insulating film IMD coated on the metal wiring layer can have sufficient step coverage margin. Therefore, even if the integration degree of the semiconductor integrated circuit device is increased and the gap of the metal wiring layer is narrowed, the interlayer insulating film can fill the gap of the metal wiring layer sufficiently well, so that defects such as voids do not occur in the interlayer insulating film.

또한, 본 발명에 따르면 금속 배선층을 전기적으로 절연하는 층간 절연막의 결함을 방지함으로써, 반도체 집적회로 소자의 전기적 특성을 개선할 수 있다.Further, according to the present invention, the electrical characteristics of the semiconductor integrated circuit device can be improved by preventing defects in the interlayer insulating film electrically insulating the metal wiring layer.

Claims (3)

반도체 소자에서 금속층을 식각하는 방법으로서,As a method of etching a metal layer in a semiconductor device, 반도체 기판 위에 절연층을 도포하는 단계와,Applying an insulating layer on the semiconductor substrate, 상기 절연층 위에 금속층을 도포하는 단계와,Applying a metal layer on the insulating layer; 상기 금속층을 식각하여 금속 배선층을 형성하는 단계와,Etching the metal layer to form a metal wiring layer; 상기 금속 배선층 위에 층간 절연막을 도포하는 단계를 포함하며,Applying an interlayer insulating film on the metal wiring layer, 상기 금속층의 식각은 압력을 5~20 mT으로 하고, Cl2를 10~100 sccm, BCl3을 10~100 sccm, N2를 0~15 sccm, CHF3를 5~20 sccm으로 공급하는 공정 조건으로 수행되어, 상기 금속 배선층은 금속층 상부의 간격이 금속층 하부의 간격보다 넓은 포지티브(positive)한 프로파일을 갖는 것을 특징으로 하는 금속층 식각 방법.The etching of the metal layer is a pressure of 5 to 20 mT, process conditions for supplying Cl 2 10 ~ 100 sccm, BCl 3 10 ~ 100 sccm, N 2 0 ~ 15 sccm, CHF 3 5 ~ 20 sccm The metal wiring layer is a metal layer etching method, characterized in that it has a positive (positive) profile in which the spacing of the upper metal layer is larger than the spacing of the lower metal layer. 삭제delete 삭제delete
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