KR20010063640A - Method for forming interlayer dielectric of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 층간절연막 형성방법에 관한 것으로, 보다 상세하게는, 공간 매립 특성을 확보하면서, 금속배선 공정의 안정화를 얻을 수 있는 반도체 소자의 층간절연막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an interlayer insulating film of a semiconductor device, and more particularly, to a method for forming an interlayer insulating film of a semiconductor device capable of obtaining stabilization of a metal wiring process while ensuring space filling characteristics.
반도체 소자의 고집적화에 따라, 고밀도 플라즈마 증착(High Density Plasma : 이하, HDP) 산화막이 층간절연막으로 사용되고 있다. 이것은 HDP 장비에 의해 증착되는 산화막이 공간 매립 특성이 우수하기 때문이다.BACKGROUND ART With high integration of semiconductor devices, high density plasma deposition (HDP) oxide films are used as interlayer insulating films. This is because the oxide film deposited by the HDP equipment has excellent space filling characteristics.
그런데, 패턴의 폭과 함께 패턴들간의 간격(이하, 스페이싱)이 더욱 감소되고 있는 추세에서, 예를들어, 스페이싱이 0.35㎛ 이하일 경우에는, HDP 장비를 이용함에도 불구하고, HDP 산화막으로도 완전한 공간 매립을 얻지 못하며, 이에 따라, 소자의 신뢰성을 확보할 수 없다.However, in the trend that the spacing between the patterns (hereinafter, spacing) is further reduced along with the width of the pattern, for example, when the spacing is 0.35 μm or less, even if the HDP equipment is used, even with the HDP oxide film, Landfilling is not obtained, and hence reliability of the device cannot be secured.
즉, 도 1에 도시된 바와 같이, 0.35㎛ 이하의 스페이싱으로 금속배선들(2)이 형성된 반도체 기판(1) 상에 층간절연막으로서 HDP 산화막(3)을 증착하게 되면, 스페이싱 부분에 매립된 HDP 산화막 부분에서 보이드(Void : 4)가 발생하게 되어, 상기 보이드(4)에 의해 소자의 신뢰성이 저하된다.That is, as shown in FIG. 1, when the HDP oxide film 3 is deposited as an interlayer insulating film on the semiconductor substrate 1 on which the metal wires 2 are formed by spacing of 0.35 μm or less, the HDP buried in the spacing portion is deposited. Voids (4) are generated in the oxide film portion, and the voids 4 lower the reliability of the device.
따라서, 0.15㎛ 이하의 임계치수를 갖는 반도체 제조 공정에서는 상기한 HDP 산화막의 이용이 곤란할 것으로 예상된다.Therefore, it is expected that the use of the above-described HDP oxide film will be difficult in the semiconductor manufacturing process having a critical dimension of 0.15 mu m or less.
한편, 층간절연막을 형성함에 있어서는, 후속에서 수행되는 화학적기계연마 (Chemical Mechanical Polishing : 이하, CMP) 공정을 이용한 평탄화 공정을 고려하여 그 증착 두께를 결정해야 한다. 예를들어, 층간절연막으로서 HDP 산화막을 증착할 경우, 종래에는 증착 장비의 생산성(through-put)을 고려하여 공간 매립이 이루어질 정도의 두께로만 HDP 산화막을 증착하고, 나머지 두께는 상기 HDP 산화막에 비해 생산성이 양호한 PECVD 방식에 의한 산화막(이하, PECVD 산화막)을 증착하고 있다.On the other hand, in forming the interlayer insulating film, the deposition thickness should be determined in consideration of the planarization process using a chemical mechanical polishing (CMP) process to be performed subsequently. For example, in the case of depositing an HDP oxide film as an interlayer insulating film, conventionally, the HDP oxide film is deposited to a thickness sufficient to fill a space in consideration of the productivity (through-put) of the deposition equipment, and the remaining thickness is higher than that of the HDP oxide film. An oxide film (hereinafter referred to as a PECVD oxide film) by a good productivity PECVD method is deposited.
그러나, 도 2에 도시된 바와 같이, 상기한 PECVD 산화막(14)은 증착 장비의 특성상, 그 내부에 보이드(15)가 발생하게 되고, 특히, 후속의 CMP 공정에서 상기 보이드(15)가 노출됨에 따라, 상기 보이드(15) 내에 슬러리 등의 불순물이 존재하게 되어, 결과적으로는, 소자 특성의 열화가 초래된다. 여기서, 미설명된 도면부호 11은 반도체 기판, 12는 금속배선, 13은 HDP 산화막을 각각 나타낸다.However, as shown in FIG. 2, the PECVD oxide film 14 has a void 15 generated therein due to the characteristics of the deposition equipment, and in particular, the void 15 is exposed in a subsequent CMP process. Therefore, impurities such as slurry exist in the voids 15, resulting in deterioration of device characteristics. Here, reference numeral 11 denotes a semiconductor substrate, 12 a metal wiring, and 13 an HDP oxide film.
따라서, 최근에는 층간절연막의 재질로서 HDP 산화막에 비해 향상된 공간 매립 특성을 갖는 유기 또는 무기 SOG(Spin On Glass)막을 사용함으로써, 보이드에 기인된 소자 특성의 저하를 방지하고 있다.Therefore, in recent years, by using an organic or inorganic spin on glass (SOG) film having improved space filling characteristics as a material of an interlayer insulating film, it is possible to prevent deterioration of device characteristics due to voids.
그러나, 상기와 같이 유기 또는 SOG막을 이용할 경우에는 다음과 같은 문제점이 있다.However, when using an organic or SOG film as described above, there are the following problems.
먼저, 유기 SOG막을 이용하는 경우에 있어서는, 후속의 금속배선 공정에서 상기 유기 SOG막에 비아홀이 형성되기 때문에, 만약, 상기 비아홀의 매립을 텅스텐으로 수행하게 되면, 상기 유기 SOG막으로부터의 아웃-개싱(out-gassing)에 의해 상기 비아홀의 텅스텐 매립이 이루어지지 않는 문제점이 있다.First, in the case of using the organic SOG film, since the via hole is formed in the organic SOG film in a subsequent metallization step, if the via hole is filled with tungsten, out-gassing from the organic SOG film ( There is a problem that the tungsten buried of the via hole is not made by out-gassing.
다음으로, 무기 SOG막을 이용하는 경우에는 상기한 아웃-개싱에 기인된 문제는 발생되지 않지만, 후속의 열 공정 동안에 상기 SOG막의 수축(shrinkage)에 기인된 스트레스에 의해 막 내부에서 크랙(crack)이 발생하게 됨으로써, 이러한 크랙에 의해 소자 특성이 저하되는 문제점이 있다.Next, in the case of using an inorganic SOG film, the problem caused by the out-gassing does not occur, but a crack is generated inside the film due to the stress caused by the shrinkage of the SOG film during the subsequent thermal process. By doing so, there is a problem that element characteristics are deteriorated due to such cracks.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 공간 매립 특성을 확보하면서, 후속의 금속배선 공정을 안정적으로 수행할 수 있도록 하는 반도체 소자의 층간절연막 형성방법을 제공하는데, 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, to provide a method for forming an interlayer insulating film of a semiconductor device to ensure that the subsequent metal wiring process can be performed stably while ensuring the space filling characteristics. have.
도 1 및 도 2는 종래의 문제점을 설명하기 위한 도면.1 and 2 are views for explaining a conventional problem.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위한 단면도.3A and 3B are cross-sectional views illustrating a method for forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위한 단면도.4 is a cross-sectional view for describing a method for forming an interlayer insulating film of a semiconductor device according to another embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
21 : 반도체 기판 22 : 금속배선21 semiconductor substrate 22 metal wiring
23 : 제1산화막 24 : SOG막23: first oxide film 24: SOG film
25 : 제2산화막25: second oxide film
상기와 같은 목적을 달성하기 위한 본 발명의 층간절연막 형성방법은, 금속배선들이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 및 상기 금속배선의 표면을 따라, 제1산화막을 증착하는 단계; 상기 금속배선들 사이의 공간이 완전히 매립되도록, 상기 제1산화막 상에 SOG막을 증착하는 단계; 상기 제1산화막이 노출되도록, 상기 SOG막을 에치백하는 단계; 및 상기 에치백된 SOG막 상에 제2산화막을 형성하는 단계를 포함하여 이루어진다.The interlayer insulating film forming method of the present invention for achieving the above object comprises the steps of: providing a semiconductor substrate formed with metal wiring; Depositing a first oxide film along surfaces of the semiconductor substrate and the metal interconnection; Depositing an SOG film on the first oxide film so that the space between the metal wires is completely filled; Etching back the SOG film to expose the first oxide film; And forming a second oxide film on the etched back SOG film.
본 발명에 따르면, SOG막을 사용하여 공간 매립을 수행하기 때문에, 보이드의 발생을 방지할 수 있고, 그리고, 상기 유기 SOG막에 대한 에치백을 통해 비아홀이 형성될 부분에서의 상기 SOG막을 제거함으로써, 후속의 금속배선 공정에서 비아홀의 매립도 안정적으로 수행할 수 있다.According to the present invention, since space filling is performed by using an SOG film, generation of voids can be prevented, and by removing the SOG film at a portion where a via hole is to be formed through an etch back on the organic SOG film, In the subsequent metallization process, the filling of the via holes may be stably performed.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위한 도면으로서, 이를 설명하면 다음과 같다.3A and 3B illustrate a method of forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 소정 간격으로 이격되게 금속배선들(22)을 형성하고, 그런다음, 상기 반도체 기판(21) 및금속배선들(22)의 표면을 따라, 제1산화막(23)을 증착하고, 이어서, 상기 제1산화막(23) 상에 상기 금속배선들(22) 사이의 공간을 완전히 매립시킬 수 있을 정도의 충분한 두께로 SOG막(24)을 증착한다.First, as shown in FIG. 3A, metal wires 22 are formed on the semiconductor substrate 21 at predetermined intervals, and then the surfaces of the semiconductor substrate 21 and the metal wires 22 are formed. Thus, the first oxide film 23 is deposited, and then, the SOG film 24 is thick enough to completely fill the space between the metal wires 22 on the first oxide film 23. Deposit.
여기서, 상기 제1산화막(23)은 후속에서 수행되는 상기 SOG막(24)의 에치백을 위한 희생산화막이며, PECVD 산화막으로 형성되고, 이후에 설명되겠지만, 상기 제1산화막(23)으로서 HDP 산화막을 형성하는 것도 가능하다. 또한, 상기 SOG막(24)은 유기 또는 무기 SOG막이 모두 사용될 수 있다.Here, the first oxide film 23 is a sacrificial oxide film for the etch back of the SOG film 24 to be subsequently performed, and is formed of a PECVD oxide film, which will be described later, as an HDP oxide film as the first oxide film 23. It is also possible to form In addition, both the SOG film 24 and the organic or inorganic SOG film may be used.
그 다음, 도 3b에 도시된 바와 같이, 제1산화막(23)이 노출될 때까지, HDP 장비 내에서 상기 SOG막(24)에 대한 에치백 공정을 수행하고, 이어서, 상기 HDP 장비 내에서 상기 결과물의 상부에 제2산화막을 증착한다.Then, as illustrated in FIG. 3B, an etch back process is performed on the SOG film 24 in the HDP equipment until the first oxide film 23 is exposed, and then, in the HDP equipment, the etch back process is performed. The second oxide film is deposited on top of the resultant product.
여기서, 상기 SOG막(24)에 대한 에치백의 결과, 상기 SOG막(24)은 금속배선들(22) 사이의 공간에만 잔류하게 된다. 따라서, 유기 SOG막을 사용하더라도, 후속의 금속배선 공정에서 비아홀이 형성될 부분, 즉, 금속배선(22)의 상부에는 SOG막이 존재하지 않기 때문에, 아웃-개싱에 의한 텅스텐의 매립 불량은 일어나지 않는다. 또한, 상기 SOG막(24)은, 전술한 바와 같이, 금속배선들(22) 사이의 공간에만 잔류되기 때문에, 무기 SOG막을 사용하더라도, 후속의 열 공정에 기인된 크랙의 발생은 일어나지 않는다. 따라서, 상기 SOG막은 유기 또는 무기 재질을 모두를 사용할 수 있다.As a result of the etch back of the SOG film 24, the SOG film 24 remains only in the space between the metal wires 22. Therefore, even when the organic SOG film is used, since the SOG film does not exist in the portion where the via hole is to be formed in the subsequent metallization process, that is, the upper portion of the metallization 22, no buried tungsten due to out-gassing does not occur. In addition, since the SOG film 24 remains only in the space between the metal wires 22, as described above, even if an inorganic SOG film is used, no cracking occurs due to the subsequent thermal process. Therefore, the SOG film may be made of both organic and inorganic materials.
한편, 공간 매립을 위한 층간절연막으로서, 본 발명의 실시예에서는 SOG막을 사용하지만, a-C:F(amorphous Fluronated Cabon)와 같은 저유전상수의 유전막을 스핀 코팅 방식으로 증착시켜 형성하는 것도 가능하다.On the other hand, as an interlayer insulating film for space filling, although an SOG film is used in the embodiment of the present invention, a low dielectric constant dielectric film such as a-C: F (amorphous fluoronated cabon) may be formed by spin coating.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위한 도면으로서, 이 실시예에서는 이전 실시예와 비교해서, 단지, 제1산화막(23)의 재질로서 HDP 산화막을 이용하는 것이 상이할 뿐, 동일한 공정으로 수행되며, 특히, SOG막(24)의 에치백 및 제2산화막(25)의 형성은 HDP 장비 내에서 수행된다.4 is a view for explaining a method for forming an interlayer insulating film of a semiconductor device according to another embodiment of the present invention. In this embodiment, an HDP oxide film is used as the material of the first oxide film 23 in comparison with the previous embodiment. The use is different and is performed in the same process. In particular, the etch back of the SOG film 24 and the formation of the second oxide film 25 are performed in HDP equipment.
이상에서와 같이, 본 발명은 공간 매립을 위한 층간절연막으로서 SOG막을 형성하고, 이어서, 상기 SOG막의 에치백과 산화막의 형성을 HDP 장비 내에서 수행하기 때문에, 공간 매립 특성을 향상시킬 수 있고, 아울러, 후속의 금속배선 공정시에 비아홀의 텅스텐 매립의 안정화를 얻을 수 있다.As described above, the present invention forms an SOG film as an interlayer insulating film for space filling, and subsequently forms an etch back and an oxide film of the SOG film in the HDP equipment, thereby improving space filling characteristics. In the subsequent metallization process, stabilization of the tungsten buried of the via hole can be obtained.
또한, HDP 장비 내에서 SOG막의 에치백과 산화막의 증착을 수행하기 때문에, 장비 투자 비용의 증가를 방지할 수 있다.In addition, since the etch back of the SOG film and the deposition of the oxide film are performed in the HDP equipment, an increase in equipment investment cost can be prevented.
게다가, 공간 매립 특성이 우수한 SOG막을 사용할 뿐만 아니라, 후속의 금속배선 공정에 대한 안정성을 확보할 수 있기 때문에, 향후 0.15㎛ 이하의 고집적 소자의 제조에 매우 유리하게 적용할 수 있다.In addition, not only an SOG film having excellent space filling characteristics is used, but also stability of a subsequent metallization process can be ensured, so that it can be very advantageously applied to the production of highly integrated devices of 0.15 µm or less in the future.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990060820A KR20010063640A (en) | 1999-12-23 | 1999-12-23 | Method for forming interlayer dielectric of semiconductor device |
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KR1019990060820A KR20010063640A (en) | 1999-12-23 | 1999-12-23 | Method for forming interlayer dielectric of semiconductor device |
Publications (1)
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KR20010063640A true KR20010063640A (en) | 2001-07-09 |
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ID=19628520
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KR1019990060820A KR20010063640A (en) | 1999-12-23 | 1999-12-23 | Method for forming interlayer dielectric of semiconductor device |
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KR (1) | KR20010063640A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100450569B1 (en) * | 2002-10-04 | 2004-09-30 | 동부전자 주식회사 | Method for forming inter-metal dielectric layer in semiconductor |
KR100590397B1 (en) * | 2004-07-22 | 2006-06-19 | 주식회사 하이닉스반도체 | method of forming passivation layer in semiconductor device |
-
1999
- 1999-12-23 KR KR1019990060820A patent/KR20010063640A/en not_active Application Discontinuation
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KR100450569B1 (en) * | 2002-10-04 | 2004-09-30 | 동부전자 주식회사 | Method for forming inter-metal dielectric layer in semiconductor |
KR100590397B1 (en) * | 2004-07-22 | 2006-06-19 | 주식회사 하이닉스반도체 | method of forming passivation layer in semiconductor device |
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