KR100524928B1 - Method for forming a metal line using damascene process - Google Patents
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Abstract
다마신 공정을 이용한 금속배선 형성방법에 관해 개시되어 있다. 여기에서 본 발명은 기판 상에 반도체 소자를 덮는 절연막을 형성하는 단계; 상기 소자들 사이의 절연막에 트랜치를 형성하는 단계; 상기 절연막 전면에 식각 저지막을 형성하는 단계; 상기 식각 저지막 상에 상기 트랜치를 채우는 평탄화용 도포성 물질막을 형성하는 단계; 상기 도포성 물질막, 식각 저지막 및 절연막으로 이루어지는 물질층에 상기 트랜치 바닥을 관통하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 도포성 물질막을 제거하는 단계; 및 상기 콘택홀 및 트랜치에 상기 기판과 연결되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 금속배선 형성방법을 제공한다.A method for forming metal wiring using a damascene process is disclosed. Here, the present invention comprises the steps of forming an insulating film covering the semiconductor element on the substrate; Forming a trench in the insulating film between the devices; Forming an etch stop layer on the entire surface of the insulating film; Forming a planarizing coating material layer filling the trench on the etch stop layer; Forming a contact hole in the material layer formed of the coating material layer, the etch stop layer and the insulating layer to expose the substrate through the bottom of the trench; Removing the coating material film; And forming a metal wiring connected to the substrate in the contact hole and the trench.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 자세하게는 다마신 공정을 이용한 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming metal wiring using a damascene process.
한 개의 칩안에는 수 많은 반도체 소자, 예컨대 셀 트랜지스터 및 셀 커패시터등이 형성되어 있다. 칩안의 셀 영역에서 상기 소자들은 매트릭스(matrix)형태로 배열을 이루고 있고, 각 소자들은 상호연결라인에 의해 연결되어 있다.In one chip, a number of semiconductor devices such as cell transistors and cell capacitors are formed. In the cell area of the chip, the devices are arranged in a matrix, and each device is connected by interconnect lines.
이에 따라, 셀 트랜지스터의 게이트나 셀 커패시터의 하부 전극등은 비트 라인 처럼 하나의 라인을 형성하게 된다. 이와 같이, 다양한 형태의 금속 라인이 반도체 장치의 제조 과정에서 형성된다.Accordingly, the gate of the cell transistor or the lower electrode of the cell capacitor forms one line like the bit line. As such, various types of metal lines are formed in the manufacturing process of the semiconductor device.
이러한 금속 라인들을 통해서 각 셀에 필요한 전기적 신호가 전달되므로, 상기 금속라인들은 전기적으로 이격된다.Since the electrical signals required for each cell are transmitted through these metal lines, the metal lines are electrically spaced apart.
반도체 장치의 제조공정에서 금속라인의 이격을 위해 다음 두가지 방법이 널리 사용되고 있다.The following two methods are widely used to separate metal lines in the manufacturing process of semiconductor devices.
첫 번째 방법은 금속배선을 위한 물질막을 형성한 후, 금속라인을 한정하는 포토레지지스막 패턴을 형성하고 이를 식각마스크 사용하여 상기 물질막을 건식식각함으로써 금속배선을 형성한다. 이어서, 상기 금속배선으로 인한 단차를 제거하기 위하여, 그 결과물 전면에 상기 금속배선을 덮는 층간 절연막을 형성하고 그 전면을 평탄화하는 방법이다.In the first method, after forming a material film for metal wiring, a photoresist film pattern defining a metal line is formed, and the metal film is formed by dry etching the material film using an etching mask. Subsequently, in order to remove the step caused by the metal wiring, a method of forming an interlayer insulating film covering the metal wiring on the entire surface of the resultant and flattening the entire surface.
그러나, 상기 첫 번째 방법은 반도체 장치가 고집적화되고 고속화되면서 금속배선의 밀도가 높아질 뿐만 아니라 금속배선 자체의 넓이 및 두께도 증가하게 된다. 이에 따라 단일칩내에서 금속배선의 밀도 차이가 크게 나고 초기 단차도 커지게 되어 평탄화를 위한 CMP(Chemical Mechanical Polishing)량이 증가되고 칩내의 평탄도가 악화된다.However, the first method is not only to increase the density of metal wirings but also to increase the width and thickness of the metal wirings as semiconductor devices become more integrated and faster. As a result, the density difference of the metal wiring in the single chip is greatly increased and the initial step is also increased, thereby increasing the amount of CMP (Chemical Mechanical Polishing) for planarization and deteriorating flatness in the chip.
두 번째 방법은 절연막에 트랜치를 형성한 다음, 여기에 금속배선을 형성하는 다마신 공정(damascene process)을 이용하는 방법으로써 도 1 내지 도 4를 참조하여 설명한다.The second method is a method using a damascene process of forming a trench in an insulating film and then forming a metal wiring therein, which will be described with reference to FIGS. 1 to 4.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 라인(12)이 형성된다. 상기 게이트 라인(12)의 전면에 보호막(14)이 형성된다. 상기 반도체 기판(10) 상에 상기 게이트 라인(12) 및 보호막(14)을 덮는 층간 절연막(16)이 형성된다. 상기 층간 절연막(16) 상에 상기 게이트 라인(12) 사이의 층간 절연막을 노출시키는 포토레지스트막 패턴(18)이 형성된다. 상기 포토레지스트막 패턴(18)을 식각마스크로 사용하여 상기 층간 절연막(16)의 전면이 식각된다. 이후, 상기 포토레지스트막 패턴(18)이 제거된다.Referring to FIG. 1, a gate line 12 is formed on a semiconductor substrate 10. The passivation layer 14 is formed on the entire surface of the gate line 12. An interlayer insulating layer 16 is formed on the semiconductor substrate 10 to cover the gate line 12 and the passivation layer 14. A photoresist film pattern 18 is formed on the interlayer insulating film 16 to expose the interlayer insulating film between the gate lines 12. The entire surface of the interlayer insulating layer 16 is etched using the photoresist layer pattern 18 as an etching mask. Thereafter, the photoresist film pattern 18 is removed.
도 2를 참조하면, 상기 식각에 의해, 상기 층간 절연막(16)에 상기 반도체 기판(10)이 노출되는 콘택홀(20)이 형성된다. 상기 콘택홀(20)의 일부에 상기 반도체 기판(10)과 접촉되는 폴리 실리콘층(22)이 채워진다. 상기 층간 절연막(16) 상에 상기 콘택홀(20)의 나머지를 채우는 금속층(미도시)이 형성된다. 상기 금속층은 텅스텐층으로 형성된다. 상기 금속층의 전면이 상기 층간 절연막(16)이 노출될 때까지 CMP로 평탄화된다. 이 결과, 상기 폴리 실리콘층(22)이 일부 채워진 상기 콘택홀(20)의 나머지 부분에 금속층 패턴(24)이 형성된다.Referring to FIG. 2, a contact hole 20 through which the semiconductor substrate 10 is exposed is formed in the interlayer insulating layer 16 by the etching. A portion of the contact hole 20 is filled with the polysilicon layer 22 in contact with the semiconductor substrate 10. A metal layer (not shown) filling the rest of the contact hole 20 is formed on the interlayer insulating layer 16. The metal layer is formed of a tungsten layer. The entire surface of the metal layer is planarized with CMP until the interlayer insulating film 16 is exposed. As a result, the metal layer pattern 24 is formed in the remaining portion of the contact hole 20 partially filled with the polysilicon layer 22.
도 3을 참조하면, 상기 층간 절연막(16) 상에 상기 금속층 패턴(24)의 전면이 노출되는 비어홀(28)을 갖는 절연막(26)이 형성된다.Referring to FIG. 3, an insulating layer 26 having a via hole 28 through which the entire surface of the metal layer pattern 24 is exposed is formed on the interlayer insulating layer 16.
도 4를 참조하면, 상기 절연막(26) 상에 상기 비어홀(28)을 채우는 텅스텐층(30)이 형성된다. 상기 텅스텐층(30)의 전면은 상기 절연막(26)이 노출될 때 까지 평탄화된다. 이때, 평탄화는 CMP를 이용한다.Referring to FIG. 4, a tungsten layer 30 filling the via hole 28 is formed on the insulating layer 26. The entire surface of the tungsten layer 30 is planarized until the insulating layer 26 is exposed. At this time, the planarization uses CMP.
도 5를 참조하면, 상기 평탄화로 인해, 상기 비어홀(28)을 채우고 그 아래의 금속층 패턴(24) 및 폴리 실리콘층 패턴(22)을 통해서 상기 반도체 기판(10)과 연결되는 다마신 비트라인(30a)이 형성된다. Referring to FIG. 5, due to the planarization, a damascene bit line filling the via hole 28 and connected to the semiconductor substrate 10 through the metal layer pattern 24 and the polysilicon layer pattern 22 below it ( 30a) is formed.
그런데, 이와 같은 방법은 반도체 장치의 고집적화에 따라 정렬 마진이 감소됨으로써 안정적인 콘택공정을 확보하기 어려울 뿐만 아니라 약간의 정렬 오차에 의해 콘택홀의 프로화일이 변할 수 있어 균일한 폭의 콘택홀을 얻기 어려워지고 재현성도 저하된다. 또한, 도 2 및 도 5의 설명에서 상술한 바와 같이 다마신 비트라인(30a)을 형성하기까지 적어도 2회의 평탄화 공정이 실시된다.However, such a method is difficult to secure a stable contact process because the alignment margin is reduced according to the high integration of the semiconductor device, and the profile of the contact hole may be changed due to a slight alignment error, making it difficult to obtain a contact hole having a uniform width and reproducibility. Also deteriorates. In addition, at least two planarization processes are performed until the damascene bit line 30a is formed as described above with reference to FIGS. 2 and 5.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로, 공정을 단순화하면서도 콘택 재현성을 높일 수 있는 다마신 공정을 이용한 금속배선 형성방법을 제공함에 있다.Therefore, the technical problem to be achieved by the present invention is to solve the problems of the prior art described above, to provide a method for forming a metal wiring using a damascene process that can simplify the process while increasing the contact reproducibility.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 반도체 소자를 덮는 절연막을 형성하는 단계; 상기 소자들 사이의 절연막에 트랜치를 형성하는 단계; 상기 절연막 전면에 식각 저지막을 형성하는 단계; 상기 식각 저지막 상에 상기 트랜치를 채우는 평탄화용 도포성 물질막을 형성하는 단계; 상기 도포성 물질막, 식각 저지막 및 절연막으로 이루어지는 물질층에 상기 트랜치를 관통하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 도포성 물질막을 제거하는 단계; 및 상기 콘택홀 및 트랜치에 상기 기판과 연결되는 금속배선을 형성하는 단계를 포함하는 다마신 공정을 이용한 금속배선 형성방법을 제공한다.In order to achieve the above technical problem, the present invention comprises the steps of forming an insulating film covering the semiconductor element on the substrate; Forming a trench in the insulating film between the devices; Forming an etch stop layer on the entire surface of the insulating film; Forming a planarizing coating material layer filling the trench on the etch stop layer; Forming a contact hole through the trench to expose the substrate in a material layer comprising the coating material layer, the etch stop layer, and the insulating layer; Removing the coating material film; And forming a metal wiring connected to the substrate in the contact hole and the trench.
이 과정에서, 상기 식각 저지막은 플라즈마를 베이스로 하는 실리콘 옥시 나이트라이드막(PE-Si0N)으로 형성하되, 그 두께는 500Å정도로 형성하는 것이 바람직하다.In this process, the etch stop layer is formed of a plasma-based silicon oxynitride layer (PE-Si0N), the thickness of which is preferably about 500 kPa.
상기 평탄화용 도포성 물질막으로 스핀 온 글래스(Spin On Glass, 이하 SOG라 함)막을 사용하는 것이 바람직하다.It is preferable to use a spin on glass (hereinafter referred to as SOG) film as the planarizing coatable material film.
상기 도포성 물질막은 불산(HF)을 이용하여 습식식각으로 제거한다.The coating material film is removed by wet etching using hydrofluoric acid (HF).
상기 도전성 플러그는 비트라인이며, 텅스텐층으로 형성된 도전성 플러그이다.The conductive plug is a bit line and is a conductive plug formed of a tungsten layer.
다마신 비트라인 콘택을 형성하기 전에 도포성 물질막을 사용하여 결과물 전면의 평탄화 정도를 개선한다. 이렇게 함으로써, 후속 다마신 비트라인 콘택홀 형성을 위한 감광막 패턴을 형성하는데 있어서, 정렬 오차(mis-align)에 의한 영향을 최소화하여 재현성 있는 균일한 감광막 패턴을 형성할 수 있고, 그 결과 재현성 있고 대칭적인 콘택홀 프로화일을 얻을 수 있다. 또한, 평탄화 공정을 1회로 줄임으로써 종래에 비해 다마신 금속배선 공정을 단순화할 수 있고, 공정에 소요되는 시간을 줄일 수 있다.Before forming the damascene bitline contact, a coat of coating material is used to improve the leveling of the entire surface of the resultant. By doing so, in forming the photoresist pattern for forming subsequent damascene bit line contact holes, it is possible to form a uniform photoresist pattern that is reproducible by minimizing the influence of mis-alignment, resulting in reproducible and symmetrical. Contact hole profiles can be obtained. In addition, by reducing the planarization process by one time, the damascene metal wiring process can be simplified and the time required for the process can be reduced.
이하, 본 발명의 실시예에 의한 다마신 공정을 이용한 금속배선 형성방법을 첨부된 도면들을 참조하여 상세하게 설명한다.Hereinafter, a metal wiring forming method using a damascene process according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다.However, embodiments of the present invention can be modified in many different forms, the scope of the invention should not be construed as limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements.
첨부된 도면들 중, 도 6 내지 도 13은 본 발명의 실시예에 의한 다마신 공정을 이용한 금속배선 형성방법을 단계별로 나타낸 단면도이다.6 to 13 are cross-sectional views illustrating a method of forming metal wirings using a damascene process according to an embodiment of the present invention.
도 6을 참조하면, 기판(40), 예컨대 반도체 기판 상에 반도체 소자, 예컨대 셀 트랜지스터의 게이트 라인(42)을 형성하고, 그 전면에 보호막(44)을 형성한다. 상기 기판(40) 상에 상기 게이트 라인(42) 사이를 충분히 채우고 상기 보호막(44)의 전면을 덮는 제1 절연막(46) 및 제2 절연막(48)을 형성한다. 상기 제2 절연막(48)의 전면에 감광막(미도시)을 도포한다. 상기 감광막을 패터닝하여 상기 제2 절연막(48) 상에 상기 게이트 라인(42) 사이의 상기 제2 절연막(48)을 노출시키는 감광막 패턴(49a)을 형성한다. 상기 감광막 패턴(49a)을 식각마스크로 사용하여 상기 제2 절연막(48)을 식각한다. 상기 식각은 상기 제1 절연막(46)이 노출될 때 까지 실시한다. 이후, 상기 감광막 패턴(49a)을 제거한다.Referring to FIG. 6, a gate line 42 of a semiconductor device, such as a cell transistor, is formed on a substrate 40, for example, a semiconductor substrate, and a protective film 44 is formed on the entire surface thereof. The first insulating layer 46 and the second insulating layer 48 are formed on the substrate 40 to sufficiently fill the gap between the gate lines 42 and cover the entire surface of the passivation layer 44. A photosensitive film (not shown) is coated on the entire surface of the second insulating film 48. The photoresist layer is patterned to form a photoresist pattern 49a on the second insulation layer 48 to expose the second insulation layer 48 between the gate lines 42. The second insulating layer 48 is etched using the photoresist pattern 49a as an etching mask. The etching is performed until the first insulating layer 46 is exposed. Thereafter, the photoresist pattern 49a is removed.
도 7을 참조하면, 상기 식각에 의해 상기 제1 및 제2 절연막(46, 48)으로 이루어지는 물질층에 상기 제1 절연막(46)이 노출되는 트랜치(50)가 형성된다. 상기 제2 절연막(48) 및 상기 제1 절연막(46)의 노출된 전면에 식각 저지막(52)을 형성한다. 상기 식각 저지막(52)은 플라즈마를 베이스로 하는 실리콘 옥시 나이트라이드막(PE-Si0N)으로 형성한다. 이때, 그 두께는 500Å정도로 형성하는 것이 바람직하다.Referring to FIG. 7, a trench 50 through which the first insulating layer 46 is exposed is formed in a material layer formed of the first and second insulating layers 46 and 48 by the etching. An etch stop layer 52 is formed on the entire exposed surface of the second insulating layer 48 and the first insulating layer 46. The etch stop layer 52 is formed of a silicon oxy nitride layer (PE-Si0N) based on plasma. At this time, the thickness is preferably about 500 kPa.
도 8을 참조하면, 상기 식각 저지막(52)의 전면에 상기 트랜치(50)를 채우는 도포성 물질막(54)을 형성한 다음, 플로우 시켜 그 전면을 평평하게 한다. 상기 도포성 물질막(54)은 평탄화용 물질막으로써 SOG막으로 형성한다.Referring to FIG. 8, the coating material film 54 filling the trench 50 is formed on the entire surface of the etch stop layer 52, and then the entire surface is flattened. The coating material film 54 is formed of an SOG film as a planarizing material film.
도 9를 참조하면, 상기 도포성 물질막(54)의 전면에 감광막(미도시), 예컨대 포토레지스트막을 도포한다. 상기 감광막을 패터닝하여 상기 트랜치(50) 안쪽의 상기 도포성 물질막을 노출시키는 감광막 패턴(56a)을 형성한 다음 플로우시켜 상기 감광막 패턴(56a)을 식각마스크로 사용하여 상기 감광막 패턴(56a) 아래의 물질층, 곧 상기 도포성 물질막(54), 상기 식각 저지막(52) 및 상기 제1 절연막(46)을 순차적으로 식각된다. 상기 식각 후, 상기 감광막 패턴(56a)을 제거한다.Referring to FIG. 9, a photosensitive film (eg, a photoresist film) is coated on the entire surface of the coating material film 54. The photoresist is patterned to form a photoresist pattern 56a exposing the coating material layer inside the trench 50, and then flows to form the photoresist pattern 56a as an etch mask, under the photoresist pattern 56a. The material layer, that is, the coating material layer 54, the etch stop layer 52, and the first insulating layer 46 are sequentially etched. After the etching, the photoresist pattern 56a is removed.
도 10을 참조하면, 상기 식각에 의해, 상기 도포성 물질막(54), 상기 식각 저지막(52) 및 상기 제1 절연막(46)으로 이루어지는 물질층에 상기 트랜치(50) 바닥을 관통하여 상기 게이트 라인(2) 사이의 기판(40)을 노출시키는 콘택홀(58)이 형성된다. 이후, 상기 도포성 물질막(54)을 습식식각하여 제거한다. 이때, 상기 습식식각용 에쳔터(etchant)로써 불산(HF)을 사용한다.Referring to FIG. 10, the etching may penetrate the bottom of the trench 50 through a material layer including the coating material layer 54, the etch stop layer 52, and the first insulating layer 46. Contact holes 58 are formed to expose the substrate 40 between the gate lines 2. Thereafter, the coating material film 54 is removed by wet etching. In this case, hydrofluoric acid (HF) is used as an etchant for the wet etching.
도 11을 참조하면, 상기 도포성 물질막(54)의 습식식각으로, 상기 트랜치(50)와 연계되는 제2의 콘택홀(58a)이 형성된다.Referring to FIG. 11, a second contact hole 58a associated with the trench 50 is formed by wet etching the coatable material layer 54.
도 12를 참조하면, 상기 식각 저지막(52) 상에 상기 제2의 콘택홀(58a)을 채우는 금속층(60)을 형성한다. 상기 금속층(60)은 텅스텐층(W)으로 형성하는 것이 바람직하다. 상기 금속층(60)의 전면을 상기 식각 저지막(52)이 노출될 때 까지 평탄화한다. 상기 평탄화는 에치 백등을 이용할 수 있으나 CMP를 이용하는 것이 바람직하다.Referring to FIG. 12, the metal layer 60 filling the second contact hole 58a is formed on the etch stop layer 52. The metal layer 60 is preferably formed of a tungsten layer (W). The entire surface of the metal layer 60 is planarized until the etch stop layer 52 is exposed. The planarization may use an etch back lamp, but preferably CMP.
도 13을 참조하면, 상기 평탄화 결과, 상기 제2의 콘택홀(58a)에 상기 기판(40)과 연결되는 다마신 형태의 금속배선(60a)이 형성된다. 상기 금속배선(60a)은 다마신 비트라인으로 사용된다.Referring to FIG. 13, as a result of the planarization, a damascene metal wire 60a connected to the substrate 40 is formed in the second contact hole 58a. The metal wire 60a is used as a damascene bit line.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 식각 저지막(52)이나 상기 도포성 물질막(54)으로 상기한 물질외의 다른 물질로 형성할 수 있고, 상기 콘택홀(58)을 형성하는 공정을 다 단계로 실시할 수도 있다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, one of ordinary skill in the art may form the etch stop layer 52 or the coating material layer 54 with a material other than the above-mentioned material, and the contact hole 58 ) May be carried out in multiple stages. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
상술한 바와 같이, 다마신 비트라인 콘택을 형성하기 전에 도포성 물질막을 사용하여 결과물 전면의 평탄화 정도를 개선한다. 이렇게 함으로써, 후속 다마신 비트라인 콘택홀 형성을 위한 감광막 패턴을 형성하는데 있어서, 정렬 오차(mis-align)에 의한 영향을 최소화하여 재현성 있는 균일한 감광막 패턴을 형성할 수 있고, 그 결과 재현성 있고 대칭적인 콘택홀 프로화일을 얻을 수 있다. 또한, 평탄화 공정을 1회로 줄임으로써 종래에 비해 다마신 금속배선 공정을 단순화할 수 있고, 공정에 소요되는 시간을 줄일 수 있다.As described above, a coating material film is used prior to forming the damascene bitline contact to improve the leveling of the entire surface of the resultant. By doing so, in forming the photoresist pattern for forming subsequent damascene bit line contact holes, it is possible to form a uniform photoresist pattern that is reproducible by minimizing the influence of mis-alignment, resulting in reproducible and symmetrical. Contact hole profiles can be obtained. In addition, by reducing the planarization process by one time, the damascene metal wiring process can be simplified and the time required for the process can be reduced.
도 1 내지 도 5는 종래 기술에 의한 다마신 공정을 이용한 금속배선 형성방법을 단계별로 나타낸 단면도이다.1 to 5 are cross-sectional views illustrating a method of forming metal wirings using a damascene process according to the prior art.
도 6 내지 도 13은 본 발명의 실시예에 의한 다마신 공정을 이용한 금속배선 형성방법을 단계별로 나타낸 단면도이다.6 to 13 are cross-sectional views illustrating a method of forming metal wirings using a damascene process according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
40:기판. 42:게이트 라인.40: substrate. 42: gate line.
44:보호막. 46, 48:제1 및 제2 절연막.44: A protective film. 46, 48: First and second insulating films.
50:트랜치. 52:식각 저지막(stopper layer).50: trench. 52: Etch stopper layer.
54:도포성 물질막. 58:콘택홀.54: Coating material film. 58: contact hole.
56a:감광막 패턴. 58a:제2의 콘택홀.56a: Photoresist pattern. 58a: Second contact hole.
60:금속층. 60a:금속 배선.60: metal layer. 60a: metal wiring.
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