KR100630722B1 - 출력 단자 수를 고려한 효율적인 고장 진단을 위한 매칭방법 - Google Patents

Abstract

반도체 칩의 고장 진단의 매칭 방법이 개시된다. 본 발명에 따른 매칭 방법은, 공통 부분, 예측 실패, 잘못된 예측의 경우는 테스트 결과와 시뮬레이션 결과를 비교하여 그 차이를 고려하여 계산하고, 완전일치 공통 부분의 경우에는 출력 단자의 수를 고려하여 가중치를 두어 계산한다. 본 발명에 따른 매칭 방법은, 고장 진단의 정확도를 높임으로써 결함의 위치를 찾는 노력과 비용을 줄일 수 있고, 수율의 증가로 이어져 막대한 경제적 이득을 올릴 수 있다.

Description

출력 단자 수를 고려한 효율적인 고장 진단을 위한 매칭 방법{An efficient matching algorithm based on number of primary outputs}

도 1은 종래의 매칭 방법에 따른 점수 계산 지표를 나타내는 도면이다.

도 2는 본 발명에 따른 매칭 방법을 나타내는 흐름도이다.

도 3은 테스트 벡터 1에서 테스트 벡터 6까지의 6개의 테스트벡터를 가했을 경우, 테스터의 출력 값인 O.S(observed signatures)와 시뮬레이션의 결과인 C.S(candidate signatures) F1, F2 및 F32를 비교하여 표로 나타내고 완전일치 공통부분을 표시한 도이다.

도 4는 도 3의 비교표에서 테스터의 출력 값인 O.S와 시뮬레이션의 결과인 C.S의 공통부분을 표시한 도이다.

도 5는 도 3의 비교표에서 테스터의 출력 값인 O.S와 시뮬레이션의 결과인 C.S의 예측 실패를 표시한 도이다.

도 6는 도 3의 비교표에서 테스터의 출력 값인 O.S와 시뮬레이션의 결과인 C.S의 잘못된 예측을 표시한 도이다.

도 7은 도 3의 비교표에서 테스터의 출력 값인 O.S와 시뮬레이션의 결과인 C.S의 고장 영향 없음을 표시한 도이다.

도 8은 본 발명에 따른 매칭 방법의 결과 얻은 총점의 예를 나타낸 도이다.

본 발명은 반도체 칩 테스트 방법에 관한 것이며, 구체적으로는 반도체 칩 생산 과정에서의 고장 진단을 위한 매칭 방법에 관한 것이다.

일반적인 칩의 생산 과정은 다음의 순서를 따른다. 우선 설계자에 의해 설계된 회로가 생산되면 칩의 불량 여부를 확인하기 위한 테스트를 수행한다. 테스트에서 통과된 칩은 제3자에 판매되고 불량으로 판별된 칩은 폐기된다. 따라서, 폐기되는 칩의 개수가 적을수록 더 많은 수익을 얻을 수 있다. 즉, 생산된 칩 중에서 고장이 없이 정상 동작이 가능한 칩의 비율을 나타내는 수율이 증가할수록 생산자는 더 많은 수익을 얻을 수 있다.

또한, 수율이 증가되면 생산 단가가 줄어 제품의 가격을 줄이 수 있으므로 제품의 시장 경쟁력이 향상될 수 있다.

한편, 칩의 수율을 증가시키기 위해, 고장을 내포한 칩에 대하여 고장 진단을 수행한다. 고장 진단(fault diagnosis)이란 테스트를 통하여 고장이 있다고 판별된 칩의 테스트 결과를 분석하여 고장의 위치와 종류 등을 찾아내는 과정을 말한다. 고장 진단의 목적은 고장의 원인을 파악하여 수리를 통한 판매와 고장의 재 발생을 방지하여 수율을 증가시키는 것에 있다. 따라서 고장 진단은 수율을 증가시키기 위해 칩 생산 과정에서 필수적인 요소이다.

고장 진단은 여러 가지 방법으로 수행될 수 있으며, 그 중 매칭을 이용한 방 법은 고장 시뮬레이션(fault simulation)을 사용할 경우에 함께 적용된다. 매칭 방법이란 고장 진단 수행 과정 중 실제 고장과 예상되는 고장이 삽입된 회로의 출력 값들과 어느 정도 일치하는 가를 비교하여 종합적으로 분석하는 것을 말한다.

이러한 매칭 방법의 성능에 따라서 고장 진단의 소요 시간 및 결과의 정확도가 결정된다. 따라서, 고장 진단 시간의 단축과 고장 예측의 정확도를 높이기 위해서 효율적인 매칭 방법을 적용하여야 한다.

본 발명이 이루고자 하는 기술적 과제는, 반도체 회로가 복잡해져 출력 단자의 수가 많아지는 경우에도 각각의 회로에 탄력적으로 대응하여 진단할 수 있는 반도체 진단을 위한 매칭 방법을 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는, 보다 정확한 고장 예측이 가능한 매칭 방법을 제공하는 것이다.

상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 반도체 칩의 고장 진단을 위한 매칭 방법은, 상기 반도체 칩에 고장 시뮬레이션을 수행하여 고장 후보 시그니쳐 및 고장 후보 출력 값을 산출하는 단계, 상기 반도체 칩을 테스트하여 테스트 시그니쳐 및 테스트 출력 값을 산출하는 단계, 상기 고장 후보 출력 값과 상기 테스트 출력 값을 비교하여 각각의 테스트 벡터를 완전일치 공통부분(vector-wise intersection), 공통부분(intersection), 예측실패(non-prediction), 잘못된 예측(mis-prediction) 및 고장 영향 없는(no calculation)의 5가지 경우로 분류하는 단계, 및 상기 분류 결과, 완전일치 공통 부분의 경우에는, 출력 단자의 수를 고려하여 상기 완전일치 공통부분이 검출된 출력 단자의 수에 비례하는 가중치를 주어 상기 고장 후보 시그니쳐의 총점에 가감하여 계산하는 단계를 포함하며, 상기 완전일치 공통부분은 테스트 출력 값과 상기 고장 후보 출력 값이 완전 일치하는 경우이며, 상기 공통 부분은 상기 테스트 시그니쳐와 상기 고장 후보 시그니쳐가 모두 고장 값이 있음을 나타내지만 상기 테스트 출력 값과 상기 고장 후보 출력 값이 완전 일치하지 않는 경우이며, 상기 예측 실패는 상기 테스트 시그니쳐는 고장 값이 있음을 나타내지만 상기 고장 후보 시그니쳐는 고장 값이 없음을 나타내는 경우이고, 상기 잘못된 예측은 상기 테스트 시그니쳐는 고장 값이 없음을 나타내지만 상기 고장 후보 시그니쳐는 고장 값이 있음을 나타내는 경우이고, 상기 고장 영향 없는 경우는 상기 테스트 시그니쳐와 상기 고장 후보 시그니쳐가 모두 고장 값이 없음을 나타내는 경우이다.

바람직하게는, 상기 매칭 방법은, 상기 고장 후보 시그니쳐의 총점 가감 결과 상기 고장 후보 시그니쳐의 총점 값이 가장 큰 것을 실제 결함 가능성이 높은 것으로 판단하는 단계 더 포함한다.

본 발명의 일 실시예에서, 상기 고장 후보 시그니쳐 총점 가감 단계는, 상기 분류 결과 공통 부분의 경우에는, 각각의 출력 단에 대하여 테스터의 결과와 시뮬레이션 결과 모두에서 고장이 검출되었으면 소정의 점수를 더해주고, 한쪽에서만 고장이 검출되었다면 상기 소정의 점수를 제하며, 테스터 결과와 시뮬레이션 결과 모두에서 고장이 발생되지 않으면 점수 가감이 없다.

본 발명의 일 실시예에서, 상기 고장 후보 시그니쳐 총점 가감 단계는, 상기 분류 결과 예측 실패의 경우에는, 이 경우 상기 고장 후보 시그니쳐 총점은 상기 테스트 시그니쳐가 고장 값을 나타내는 출력 단자의 수만큼 값을 제한다.

본 발명의 일 실시예에서, 상기 고장 후보 시그니쳐 총점 가감 단계는, 상기 분류 결과 잘못된 예측의 경우에는, 이 경우 상기 고장 후보 시그니쳐 총점은 상기 고장 후보 시그니쳐가 고장 값을 나타내는 출력 단자의 수만큼 값을 제한다.

본 발명의 일 실시예에서, 상기 고장 후보 시그니쳐 총점 가감 단계는, 상기 분류 결과 고장 영향 없음의 경우에는, 상기 고장 후보 시그니쳐 총점의 점수 계산에서 제외된다.

본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

매칭 방법(matching algorithm)을 통한 점수 계산 방식은 실제 결함(defect) 장소에 고장(fault) 장소가 가까울수록 테스트 결과 값과 시뮬레이션 값이 그렇지 않은 경우보다 더 많이 일치한다는 가정에 기초한다. 이러한 가정에 기반을 둔 기존의 세 가지 매칭 방법을 살펴본다.

첫 번째 매칭 방법은, 특정 벡터에서 고장 응답을 나타내는 고장이 존재하는 칩의 모든 출력 단자를 고려한다. 만약, 이런 출력 단자들 각각에 대해서 주어진 고장 후보가 고장 응답을 생성한다면, 여기에 해당되는 고장 후보의 점수를 2점 증가 시켜주게 된다. 출력 단자에 X(unknown) 값이 전달되었을 경우에는 해당되는 후보의 점수를 1점 증가시켜 계산해 준다.

이와 같은 방법으로 모든 고장 후보에 대해서 계산된 점수를 바탕으로 순위를 매기고, 그 순위에 따라 고장의 위치를 찾는다.

두 번째로 고려하는 매칭 방법은, MATCHCOUNT, PARTIALMATCHCOUNT 그리고 MISMATCHPENALTY를 매개 변수로 사용한다. 이러한 매개 변수는 개개의 출력 단자들에 대해서 각각 일치(match), unknown 값의 존재에 따른 부분적 불일치(partial mismatch) 그리고 불일치(mismatch)를 나타낸다. 주어진 고장 응답과 시뮬레이션의 결과를 비교하여 일치(match)에 해당할 경우에는 MATCHCOUNT의 값을 점수에 더해준다. 또한, 부분적 불일치(partial mismatch)에 해당하는 경우에는 PARTIALMATCHCOUNT의 값을 점수에 더해준다. 마지막으로 불일치(mismatch)에 해당하는 경우에는 MISMATCHPENALTY 값을 점수에서 빼주게 된다.

이렇게 각각 계산된 점수들의 최종 결과를 정리하여 순위를 매기면 고장의 위치를 찾을 수 있다.

세 번째 방법에서는 각각의 점수가 공통 부분(intersection), 잘못된 예측(mis-prediction)과 예측 실패(non-prediction)의 측정 기준을 통해서 계산된다.

도 1은 상기 방법에 따른 점수 계산을 위한 지표를 나타내는 도면이다. 도 1을 참조하면, 공통부분은 테스트와 시뮬레이션의 결과에서 관찰된 결과 모두가 고 장을 나타낼 때 계산되며, 완전일치 공통부분(vector-wise intersection)은 시뮬레이션의 결과가 테스터의 모든 출력과 정확히 일치할 경우에 계산해 준다. 이러한 경우의 완전일치 공통부분은 고장 후보가 실제 결함이라는 것을 나타내는 가장 강력한 지표가 된다.

잘못된 예측은 시뮬레이션 결과에서는 고장이라고 나타나지만, 테스터에서는 고장이 아니라고 나타내는 경우이고, 예측 실패는 테스터의 결과에서는 고장이라고 나타나지만, 시뮬레이션 결과에서는 고장이 아니라고 표시되는 경우이다.

각각의 고장 후보 점수는 모든 ATPG 테스트 패턴의 완전일치 공통부분, 공통부분, 예측 실패 및 잘못된 예측의 누적 계산 값으로 이루어진다. 이때, 완전일치 공통부분의 계산 결과 값이 가장 강력한 측정 기준이 되고, 잘못된 예측의 계산 결과 값이 가장 약한 측정 기준이 된다. 그러므로 완전 일치 공통부분의 수가 많을수록 고장 후보가 실제 고장일 확률이 높아지게 되며, 공통부분, 예측 실패, 그리고 잘못된 예측의 경우에는 각각 일정한 점수를 더해 주거나 제해 주는 것에 의해서 순위를 결정할 수 있고, 이에 따라 고장의 위치를 찾아내 주게 된다.

하지만, 이와 같은 방법의 경우, 실제 고장 응답과 시뮬레이션 출력 값의 결과에 따라서 일정한 점수를 더해 주기만 한다거나 부분적으로 일정한 점수를 제해주는 경우를 추가한다고 해서 정확한 고장의 위치를 찾아 내기는 힘들다. 또한, 출력 단자의 수가 많으면 많을수록 모든 출력 값이 동시에 일치하는 것이 어려워진다. 따라서, 상술한 세 번째 경우에서와 같은 경우 출력 단자의 수에 비례하여 완전일치 공통부분의 중요도도 늘어나게 된다. 하지만, 기존의 매칭 방법은 그러한 부분에 대한 고려가 전혀 없이 단지 완전일치 공통부분의 개수만을 단순하게 가감하고 있다. 이러한 방식은 회로의 복잡도를 전혀 고려하지 않고 일정한 값의 가중치만을 가해주는 것으로, 각각의 회로에 탄력적인 대응이 불가능하다.

이와 같은 기존의 매칭 방법을 해결하기 위해, 본 발명은 출력 단자 수를 고려하여 효율적인 고장 진단을 위한 매칭 방법을 제안한다. 즉, 보다 정확한 고장 예측을 위하여, 공통부분(intersection), 예측실패(non-prediction) 그리고 잘못된 예측(mis-prediction)의 경우 각각이 출력 단에서 어느 정도 발생하는지를 고려하여 점수를 계산하도록 고려하였고, 완전일치 공통부분(vector-wise intersection)의 경우에서는 출력 단자의 수를 고려하여 회보별로 탄력적으로 완전일치 공통부분의 중요도를 계산하여 가중치를 주는 방법을 제안한다.

단, 이때 출력 값에 적어도 하나의 고장 출력이 관찰되어야 하며 테스터 및 시뮬레이션의 출력 값에서 고장이 전혀 관찰되지 않는 경우는 고장 검출이 이루어지지 않는 것이며 후보 고장이 실제 고장임을 판별할 수 없으므로 점수를 매기지 않는다.

도 2는 본 발명에 따른 매칭 방법을 나타내는 흐름도이다.

도 2 도시된 본 발명에 따른 매칭 방법은 고장 시뮬레이션 단계를 거쳐서 나온 결과를 판별하는 부분부터 적용되는 부분을 나타낸다. 도 2에서, O.S는 테스터 출력 결과로 나온 시그니쳐(signature)를 나타내며, C.S는 시뮬레이션 결과로 나온 시그니쳐를 나타내며, O.O는 테스터의 결과로 나온 출력 값을 나타내고, C.O는 시뮬레이션 결과로 나온 출력 값을 나타내며, F.S는 고장 값을 가지는 시그니쳐 를 나타낸다. 일 실시예에서, F.S는 출력 값이 '00000' 이 아닌 값을 가지는 시그니쳐를 나타낸다.

도 2를 참조하면, 본 발명에 따른 매칭 방법에서 단계 201에서 단계 205는 고장 리스트를 선택하고, 테스트 벡터를 증가시키면서 순차적으로 고장 시뮬레이션을 수행하는 단계이며, 단계 206 내지 단계 214는 테스터 출력 시그니쳐와 고장 후보 시그니쳐 및 그 출력 값들을 비교하여 5가지 경우로 분류하는 단계이다. 단계 215는 테스트 벡터를 증가시키는 단계이며, 단계 216 및 217는 본 발명에 따라 산출된 고장 후보 시그니쳐의 총점 결과 고장 순위를 결정하고, 그 순위에 근거하여 후보 고장을 결정하는 단계이다.

즉, 본 발명에서는 테스트 결과 값과 시뮬레이션 결과 값의 비교를 통해서 해당되는 경우를 각각 구분한 뒤에는 분류된 것에 알맞은 점수 계산을 수행한다. 도 2에 도시된 바와 같이, 본 발명에 따른 매칭 방법은 5가지의 경우가 발생한다.

고장 시뮬레이션을 수행하는 단계는 공지의 기술이므로 설명을 생략하며, 본 발명에서는 출력 값들을 비교하여 5가지 경우로 분류하여 고장 진단을 위한 매칭 방법을 설명한다. 이하, 이 5가지의 경우 각각에 대해 예시적으로 설명한다.

1. 출력 단자의 수를 고려한 완전일치 공통부분(vector-wise intersection based on primary outputs)

테스터 출력 값의 시그니쳐(signature)와 시뮬레이션의 시그니쳐가 모두 고장 값이 있음을 나타내고 테스터의 출력 값과 시뮬레이션의 출력 값이 완전히 일치할 때 완전일치 공통부분의 경우가 발생한 것으로 판단한다.

완전일치 공통부분의 경우가 발생한 것은 후보 고장이 실제 결함일 가능성이 가장 크다는 것을 암시하므로 점수 계산 시에 가장 많은 것을 더해 주어야 한다. 이때 각 회로별로 탄력적인 값을 가중치로 사용하기 위하여 출력 단자의 수를 이용한다.

도 3은 테스트 벡터 1에서 테스트 벡터 6까지의 6개의 테스트벡터를 가했을 경우, 테스터의 출력 값인 O.S(observed signatures)와 시뮬레이션의 결과인 C.S(candidate signatures) F1, F2 및 F32를 비교하여 표로 나타내고 완전일치 공통부분을 표시한 도이다. 각각의 출력 값은 출력 값 그대로가 아닌 시그니쳐 값이다.

도 3의 표에서 두 번째 열은 테스터의 출력 값 즉, O.S가 되며, 세 번째에서 마지막 열까지는 시뮬레이션의 결과 값 즉, C.S를 나타낸다.

완전일치 공통부분에 해당되는 경우는 테스트 벡터 1이 가해졌을 때 C.S F1의 결과, 테스트 벡터 3이 가해졌을 때 C.S F1의 결과 그리고 테스트 벡터 6이 가해졌을 때 C.S F32의 결과가 여기에 해당된다. 도 1의 표에서 빗금으로 표시된 부분에서 확인할 수 있는 것과 같이 O.S 와 C.S 모두 고장이 발생했음을 나타내고, 각각의 경우 O.S와 C.S가 완전히 일치한다.

이 경우 점수는 출력 단자의 수를 고려한 가중치가 적용되어 계산된다. 즉, 테스트 벡터 1과 C.S F1의 경우, 테스트 벡터 3과 C.S F1의 경우 그리고 테스트 벡터 6과 C.S F32에 의해서 고장 후보 F1에는 +10의 값이 더해지고, 고장 후보 F32에는 +5의 값이 총점에 더해지게 된다. 즉, 완전일치 공통 부분에서 고장 후보 F1는 테스트 벡터 2개에서 발생하였고 F32는 테스트 벡터 1개에서 발생하였기 때문에 고장 후보 F1에는 고장 후보 F32보다 2배 더 높게 총점을 가산한다.

2. 공통부분(intersection)

테스터 출력 값의 시그니쳐와 시뮬레이션 출력 값의 시그니쳐가 모두 고장 값이 있음을 나타내지만, 테스터의 출력 값과 시뮬레이션의 출력 값이 완전히 일치하지 않을 때가 공통부분(intersection)의 경우에 해당한다.

이 경우의 점수는 다음과 같이 계산된다. 각각의 출력 단에 대하여 테스터의 결과와 시뮬레이션 결과 모두에서 고장이 검출되었으면 점수를 더해주고, 한쪽에서만 고장이 검출되었다면 점수를 제해주게 된다. 즉, 테스터와 시뮬레이션에서 고장이 모두 발생하지 않은 경우를 제외하고는 일정함 값을 가감해 주게 된다.

도 4는 도 3의 비교표에서 테스터의 출력 값인 O.S와 시뮬레이션의 결과인 C.S의 공통부분을 표시한 도이다.

도 4의 표에서 공통부분(intersection)에 해당하는 부분은 빗금으로 표시하였다. 한편, 음영으로 표시된 부분은 이전 문단에서 상술한 완전일치 공통부분을 나타낸다.

이중에서 마지막 테스트 벡터 (즉 테스트 벡터 6)에서 발생한 결과의 예를 들어 공통부분의 경우를 설명한다. 테스트 벡터 6과 C.S F1의 경우에 O.S 는 '01001'의 값을 가지고 C.S는 '01110'의 값을 가진다. 첫 번째 비트는 고장이 테스트나 시뮬레이션 모두에서 발생하지 않은 경우이고, 두 번째 비트는 테스트나 시뮬레이션 모두에서 고장이 발생한 경우이며, 세 번째 내지 다섯 번째 비트는 서 로 다른 결과를 나타낸다. 그 결과, 이 때의 점수는 차례로 +0, +1, -1, -1, -1이 계산되어서 -2점이 C.S F1의 총점에 더해지게 된다.

또한, 테스트 벡터 6과 C.S F2의 경우에는 O.S는 '01001'의 값을 가지고 C.S가 01000의 값을 가지므로, 첫 번째 비트는 고장이 테스터나 시뮬레이션 모두에서 발생하지 않은 경우이고, 두 번째 비트는 둘 다 고장이 발생한 경우이며, 세 번 째 및 네 번째 비트도 고장이 모두 발생하지 않았고, 다섯 번째 비트는 서로 다른 결과를 나타낸다. 그 결과, 이 때의 점수는 +0, +1, +0, +0, -1이 계산되어서 0점이 C.S F2의 총점에 더해지게 된다.

3. 예측 실패(non-prediction)

테스터 출력 값의 시그니쳐(O.S)는 고장 값이 있음을 나타내지만, 시뮬레이션 출력 값의 시그니쳐(C.S)는 고장 값이 없음을 나타낼 때 예측 실패의 경우에 해당한다.

이 경우는 C.S의 값이 모두 0인 경우로서 항상 각각에 해당하는 고장 후보의 총점에서 값을 빼주는 경우만이 발생하게 된다.

도 5는 도 3의 비교표에서 테스터의 출력 값인 O.S와 시뮬레이션의 결과인 C.S의 예측 실패를 표시한 도이다.

도 5의 표에서 예측 실패(non-prediction)에 해당하는 부분은 빗금으로 표시하였다. 한편, 음영으로 표시된 부분은 이전 문단에서 상술한 완전일치 공통부분 및 공통부분을 나타낸다. 도 5의 표에서 예측 실패로 나타낸 부분은 두 번째 열 즉 O.S는 '00000'이 아니지만 세 번째 내지 마지막 열 즉 C.S가 '00000'인 경우 를 나타낸다.

이 경우 점수는 O.S가 1의 값을 가질 때는 빼주는 것으로 계산된다. 즉, 이 경우 C.S 값은 '00000'으로 정해졌기 때문에, O.S가 1의 값을 가지면 테스터 결과와 시뮬레이션 결과가 다른 것이 되어 -1을 가감하게 되는 것이다.

예를 들어, 테스트 벡터 4에서의 C.S F1의 경우에는 O.S가 '10000'의 값을 가지므로 -1값을 계산에 추가시켜 주고, 테스트 벡터 5에서의 C.S F2의 경우에는 O.S가 '00100'의 값을 가지므로 역시 -1 값을 계산에 추가시켜 주게 된다. 이때의 점수는 각가 -1점씩 C.S F1, C.S F2의 총점에 더해지게 된다.

4. 잘못된 예측(mis-predictions)

시뮬레이션의 결과 시그니쳐(C.S)는 고장 값이 있음을 나타내지만, 테스터 출력 값의 시그니쳐(O.S)는 고장이 없음을 나타낼 때 잘못된 예측이 발생하였다고 한다.

이 경우는 O.S 값이 모두 0인 경우로써 항상 C.S 총점에서 값을 빼주는 경우만이 발생하게 된다.

도 6는 도 3의 비교표에서 테스터의 출력 값인 O.S와 시뮬레이션의 결과인 C.S의 잘못된 예측을 표시한 도이다.

도 6의 표에서 잘못된 예측(mis-predictions)에 해당하는 부분은 빗금으로 표시하였다. 한편, 음영으로 표시된 부분은 이전 문단에서 상술한 완전일치 공통부분, 공통부분, 및 예측 실패를 나타낸다. 도 6의 표에서 잘못된 예측으로 나타낸 부분은 두 번째 열 즉 O.S는 '00000'이지만 세 번째 내지 마지막 열 즉 C.S 가 '00000'이 아닌 경우를 나타낸다.

이 경우 점수는 C.S가 1의 값을 가질 때에 점수를 빼주는 것으로 계산된다. 즉, 이 경우 O.S 값은 '00000'으로 정해졌기 때문에, C.S가 1의 값을 가지면 테스터 결과와 시뮬레이션 결과가 다른 것이 되어 -1을 가감하게 되는 것이다.

예를 들어, 테스트 벡터 2에서 C.S F2의 경우에 C.S가 '00010'의 값을 가지므로 -1 값을 계산에 추가시켜 주게 된다. 이 때의 점수는 -1 점이 C.S F2의 총점에 더해지게 된다.

5. 고장 영향 없음(no calculation)

테스터 출력 값의 시그니쳐(O.S)와 시뮬레이션의 시그니쳐(C.S)가 모두 고장이 없음을 나타낼 때에는 고장 영향 없음에 해당하며, 점수 계산에서 제외된다.

테스터의 출력 시그니쳐(O.S)가 고장 값이 없음을 나타내는 것 (즉, O.S 값이 '00000'인 것)은 실제 결함이 해당되는 테스트 패턴에 의해서 고장 검출이 일어나지 않는 것을 뜻하고, 시뮬레이션 시그니쳐(C.S)가 고장 값이 없음을 나타내는 것 (즉, C.S 값이 '00000' 인 것)은 삽입된 고장 역시 해당 테스트 패턴에 대해서 영향을 받지 않았다는 것을 뜻한다. 따라서, 이 경우는 고장 진단에 아무런 영향을 미치지 않으므로 점수를 더해주거나 빼주지 않는다.

도 7은 도 3의 비교표에서 테스터의 출력 값인 O.S와 시뮬레이션의 결과인 C.S의 고장 영향 없음을 표시한 도이다.

도 7의 표에서 고장 영향 없음(no calculation)에 해당하는 부분은 빗금으로 표시하였다. 한편, 음영으로 표시된 부분은 이전 문단에서 상술한 완전일치 공 통부분, 공통부분, 예측 실패 및 잘못된 예측을 나타낸다. 도 7의 표에서 고장 영향 없음으로 나타낸 부분은 두 번째 열 즉 O.S도 '00000'이며 세 번째 내지 마지막 열 즉 C.S도 '00000'인 경우를 나타낸다.

도 7의 예에서 테스트 벡터 2가 가해졌을 때 O.S와 C.S F1의 경우 모두 시그니쳐가 고장 값이 없음을 나타내었으므로 이 결과는 총점 계산에 아무런 영향을 주지 않는다.

도 8은 본 발명에 따른 매칭 방법의 결과 얻은 총점의 예를 나타낸 도이다.

도 8을 참조하면, F1 고장의 총점은 7점, F2 고장의 총점은 -4점 그리고 F32 고장의 총점은 -5점이다. 따라서, F1의 고장이 F2와 F32의 경우보다 실제 결함일 가능성이 높다고 할 수 있다.

반도체 제조 공정이 미세해짐에 다라 칩 자체의 크기는 줄어드는 반면에 집적되는 트랜지스터의 수는 크게 증가되었다. 한 칩에 집적되는 회로는 커졌고, 고장의 수와 종류가 늘어나게 됨에 따라 테스트뿐만 아니라 고장 진단이 점점 어려워지게 되었다. 다시 말하면, 고장 진단의 시간이 증가되고 정확도가 떨어지게 되었다.

고장 진단의 정확도를 결정하는 것은 매칭 방법이다. 고장 진단의 정확도를 높임으로써 결함의 위치를 찾는 노력과 비용을 줄일 수 있다. 또한, 보다 정확한 고장 진단 수행은 수율의 증가로 이어져 막대한 경제적 이득을 올릴 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따른 반도체 칩의 매칭 방법에 따르면, 고장 진단의 정확도를 높임으로써 결함의 위치를 찾는 노력과 비용을 줄일 수 있고, 수율의 증가로 이어져 막대한 경제적 이득을 올릴 수 있다.

Claims (6)

1. 반도체 칩의 고장 진단을 위한 매칭 방법에 있어서,

   상기 반도체 칩에 고장 시뮬레이션을 수행하여 고장 후보 시그니쳐 및 고장 후보 출력 값을 산출하는 단계;

   상기 반도체 칩을 테스트하여 테스트 시그니쳐 및 테스트 출력 값을 산출하는 단계;

   상기 고장 후보 출력 값과 상기 테스트 출력 값을 비교하여 각각의 테스트 벡터를 완전일치 공통부분(vector-wise intersection), 공통부분(intersection), 예측실패(non-prediction), 잘못된 예측(mis-prediction) 및 고장 영향 없는(no calculation)의 5가지 경우로 분류하는 단계; 및

   상기 분류 결과, 완전일치 공통 부분의 경우에는, 각 회로별로 탄력적인 값을 가중치로 사용하기 위해 출력 단자의 수를 고려하여, 상기 완전일치 공통부분이 검출된 출력 단자의 수에 비례하는 가중치를 주어 상기 고장 후보 시그니쳐(signature)의 총점에 가감하여 계산하는 단계를 포함하며,

   상기 완전일치 공통부분은 상기 테스트 출력 값의 시그니쳐와 고장 후보 시그니쳐가 모두 고장 값이 있음을 나타내고 테스트 출력 값과 상기 고장 후보 출력 값이 완전 일치하는 경우이며, 상기 공통 부분은 상기 테스트 시그니쳐와 상기 고장 후보 시그니쳐가 모두 고장 값이 있음을 나타내지만 상기 테스트 출력 값과 상기 고장 후보 출력 값이 완전 일치하지 않는 경우이며, 상기 예측 실패는 상기 테스트 시그니쳐는 고장 값이 있음을 나타내지만 상기 고장 후보 시그니쳐는 고장 값이 없음을 나타내는 경우이고, 상기 잘못된 예측은 상기 테스트 시그니쳐는 고장 값이 없음을 나타내지만 상기 고장 후보 시그니쳐는 고장 값이 있음을 나타내는 경우이고, 상기 고장 영향 없는 경우는 상기 테스트 시그니쳐와 상기 고장 후보 시그니쳐가 모두 고장 값이 없음을 나타내는 경우인 것을 특징으로 하는 매칭 방법.
2. 제 1 항에 있어서,

   상기 매칭 방법은,

   상기 고장 후보 시그니쳐의 총점 가감 결과 상기 고정 후보 시그니쳐의 총점 값이 가장 큰 것을 실제 결함 가능성이 높은 것으로 판단하는 단계 더 포함하는 것을 특징으로 하는 매칭 방법.
3. 제 2 항에 있어서,

   상기 고장 후보 시그니쳐 총점 가감 단계는, 상기 분류 결과 공통 부분의 경우에는, 각각의 출력 단에 대하여 테스터의 결과와 시뮬레이션 결과 모두에서 고장 이 검출되었으면 소정의 점수를 더해주고, 한쪽에서만 고장이 검출되었다면 상기 소정의 점수를 제하며, 테스터 결과와 시뮬레이션 결과 모두에서 고장이 발생되지 않으면 점수 가감이 없는 것을 특징으로 하는 매칭 방법.
4. 제 3 항에 있어서,

   상기 고장 후보 시그니쳐 총점 가감 단계는, 상기 분류 결과 예측 실패의 경우에는, 이 경우 상기 고장 후보 시그니쳐 총점은 상기 테스트 시그니쳐가 고장 값을 나타내는 출력 단자의 수만큼 값을 제하는 것을 특징으로 하는 매칭 방법.
5. 제 4 항에 있어서,

   상기 고장 후보 시그니쳐 총점 가감 단계는, 상기 분류 결과 잘못된 예측의 경우에는, 이 경우 상기 고장 후보 시그니쳐 총점은 상기 고장 후보 시그니쳐가 고장 값을 나타내는 출력 단자의 수만큼 값을 제하는 것을 특징으로 하는 매칭 방법.
6. 제 5 항에 있어서,

   상기 고장 후보 시그니쳐 총점 가감 단계는, 상기 분류 결과 고장 영향 없음의 경우에는, 상기 고장 후보 시그니쳐 총점의 점수 계산에서 제외되는 것을 특징으로 하는 매칭 방법.

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