KR100630667B1 - Method of manufacturing capacitor for semiconductor device - Google Patents

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Abstract

반도체 장치의 커패시터 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 하부의 도전성 플러그를 노출하는 오프닝(opening)을 가지는 몰드(mold) 절연층을 형성한다. 몰드 절연층 상에 제1하부 전극층, 제1유전층 및 제1상부 전극층을 순차적으로 형성한다. 제1상부 전극층을 방향성 식각하여 오프닝의 측벽에 세워진 형태의 제1상부 전극을 형성한다. 노출되는 제1유전층 상에 제1상부 전극을 덮는 제2유전층을 형성한다. 제2유전층 및 제1유전층을 방향성 식각하여 제1유전층 패턴 및 제2유전층 패턴을 형성한다. 제2유전층 패턴에 의해서 노출되는 제1하부 전극층 상에 제2하부 전극층, 제3유전층 및 제2상부 전극층을 형성한다. 제2상부 전극층 및 하부의 제3유전층, 제2 및 제1하부 전극층을 몰드 절연층의 상측 표면이 노출되도록 연마하여, 오프닝의 측벽에 세워진 제2상부 전극, 제3유전층 패턴, 제2 및 제1하부 전극을 형성한다. 노출되는 제2 및 제1하부 전극의 세워진 말단부를 선택적으로 식각하여 홈을 형성하고, 홈을 채우는 절연층을 형성한다. 절연층에 의해서 노출되는 제1 및 제2상부 전극에 전기적으로 연결되는 제3상부 전극을 형성한다. A method of manufacturing a capacitor of a semiconductor device is disclosed. One aspect of the present invention forms a mold insulating layer having an opening that exposes a lower conductive plug on a semiconductor substrate. The first lower electrode layer, the first dielectric layer, and the first upper electrode layer are sequentially formed on the mold insulating layer. The first upper electrode layer is directionally etched to form a first upper electrode of a shape standing on the sidewall of the opening. A second dielectric layer covering the first upper electrode is formed on the exposed first dielectric layer. The second dielectric layer and the first dielectric layer are directionally etched to form a first dielectric layer pattern and a second dielectric layer pattern. A second lower electrode layer, a third dielectric layer, and a second upper electrode layer are formed on the first lower electrode layer exposed by the second dielectric layer pattern. The second upper electrode layer and the lower third dielectric layer, the second and first lower electrode layers are polished to expose the upper surface of the mold insulating layer, so that the second upper electrode, the third dielectric layer pattern, the second dielectric layer pattern, and the second upper electrode erected on the sidewall of the opening. 1 Lower electrode is formed. The raised end portions of the exposed second and first lower electrodes are selectively etched to form grooves and to form an insulating layer filling the grooves. A third upper electrode electrically connected to the first and second upper electrodes exposed by the insulating layer is formed.

Description

반도체 장치의 커패시터 제조 방법{Method of manufacturing capacitor for semiconductor device} Method of manufacturing capacitor for semiconductor device

도 1 내지 도 15는 본 발명의 제1실시예에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 15 are cross-sectional views schematically illustrating a method of manufacturing a capacitor of a semiconductor device according to a first embodiment of the present invention.

도 16 내지 도 20은 본 발명의 제2실시예에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 16 to 20 are cross-sectional views schematically illustrating a method of manufacturing a capacitor of a semiconductor device according to a second embodiment of the present invention.

<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>

100: 반도체 기판, 200: 제1절연층,100: semiconductor substrate, 200: first insulating layer,

300: 몰드 절연층, 410, 430: 하부 전극층,300: mold insulating layer, 410, 430: lower electrode layer,

510, 530, 550: 유전층, 610, 630, 650, 670: 상부 전극층,510, 530, 550: dielectric layer, 610, 630, 650, 670: upper electrode layer,

700: 제2절연층, 800: 제3절연층.700: second insulating layer, 800: third insulating layer.

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 다층으로 이루어지는 전극을 포함하는 커패시터 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing method, and more particularly, to a capacitor manufacturing method including an electrode made of a multilayer.

반도체 장치를 제조하는 데 있어서 디자인 룰(design rule) 또는 피치(pitch)가 감소됨에 따라, 커패시터가 점유하는 면적을 감소시키는 것이 요구되고 있다. 이에 따라, DRAM(Dynamic Random Access Memory) 장치와 같은 반도체 장치의 동작에 필요한 일정량의 정전 용량을 확보하는 커패시터를 제공하는 데 어려움이 발생하고 있다. As design rules or pitches are reduced in manufacturing semiconductor devices, it is required to reduce the area occupied by capacitors. Accordingly, there is a difficulty in providing a capacitor that secures a certain amount of capacitance required for operation of a semiconductor device such as a DRAM (Dynamic Random Access Memory) device.

이를 극복하기 위해서 커패시터의 구조를 스택(stack)형, 트렌치(trench)형 또는 실린더(cylinder)형과 같은 3차원 입체 구조로 형성하여 유전층의 유효 표면적을 증가시키는 방법이 도입되고 있다. 이러한 방법은 커패시터의 전극의 표면적을 증가시키기 위해서 커패시터의 높이를 증가시키는 현상을 수반하고 있다. 이와 같이 커패시터의 높이가 증가되면, 커패시터가 형성되는 셀(cell) 영역과 셀 영역에 인접하는 코아(core) 영역 간의 단차가 심화되는 원하지 않는 현상이 발생한다. 이와 같이 단차가 극심해지면, 후속 공정의 진행이 어려워지는 문제점이 유발될 수 있다.To overcome this problem, a method of increasing the effective surface area of a dielectric layer by forming a three-dimensional structure such as a stack, trench, or cylinder in a capacitor structure has been introduced. This method involves increasing the height of the capacitor to increase the surface area of the electrode of the capacitor. As such, when the height of the capacitor is increased, an undesired phenomenon may occur in which a step between the cell region where the capacitor is formed and the core region adjacent to the cell region is intensified. In this case, if the step becomes severe, a problem that it is difficult to proceed with the subsequent process may be caused.

본 발명이 이루고자 하는 기술적 과제는, 커패시터가 점유하는 면적을 줄이며 정전 용량의 증대를 구현할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다. An object of the present invention is to provide a capacitor manufacturing method of a semiconductor device capable of reducing the area occupied by a capacitor and increasing the capacitance.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 하부의 도전성 플러그를 노출하는 오프닝을 가지는 몰드 절연층을 형성한다. 상기 몰드 절연층 상에 상기 오프닝의 측벽을 덮고 상기 도전성 플러그에 전기적으로 연결되도록 연장되는 제1하부 전극층을 형성한다. 상기 제1하부 전극층 상에 제1유전층을 형성한다. 상기 제1유전층 상에 제1상부 전극층을 형성한다. One aspect of the present invention for achieving the above technical problem is to form a mold insulating layer having an opening for exposing a lower conductive plug on a semiconductor substrate. A first lower electrode layer is formed on the mold insulation layer, the first lower electrode layer extending to cover the sidewall of the opening and to be electrically connected to the conductive plug. A first dielectric layer is formed on the first lower electrode layer. A first upper electrode layer is formed on the first dielectric layer.

상기 제1상부 전극층을 방향성 식각하여 제1상부 전극층의 상기 오프닝의 측벽 상을 덮는 부분을 선택적으로 잔존시켜 상기 오프닝의 측벽에 세워진 형태의 제1상부 전극을 형성한다. 상기 제1상부 전극에 의해 노출되는 상기 제1유전층 상에 상기 제1상부 전극을 덮는 제2유전층을 형성한다. 상기 제2유전층 및 제1유전층을 방향성 식각하여 상기 세워진 형태의 제1상부 전극의 좌우에 각각 세워지는 제1유전층 패턴 및 제2유전층 패턴을 형성한다. The first upper electrode layer is directionally etched to selectively leave a portion of the first upper electrode layer covering the sidewalls of the opening, thereby forming a first upper electrode formed on the sidewall of the opening. A second dielectric layer covering the first upper electrode is formed on the first dielectric layer exposed by the first upper electrode. The second dielectric layer and the first dielectric layer are directionally etched to form a first dielectric layer pattern and a second dielectric layer pattern which are respectively erected to the left and right of the first upper electrode of the erected form.

상기 제2유전층 패턴에 의해서 노출되는 상기 제1하부 전극층 상에 상기 제2유전층 패턴을 덮는 제2하부 전극층을 형성한다. 상기 제2하부 전극층 상에 제3유전층을 형성한다. 상기 제3유전층 상에 제2상부 전극층을 형성한다. 상기 제2상부 전극층 및 하부의 제3유전층, 제2 및 제1하부 전극층을 상기 몰드 절연층의 상측 표면이 노출되도록 연마하여 상기 오프닝의 측벽에 세워진 말단부가 노출되는 제2상부 전극, 제3유전층 패턴, 제2 및 제1하부 전극을 형성한다. A second lower electrode layer covering the second dielectric layer pattern is formed on the first lower electrode layer exposed by the second dielectric layer pattern. A third dielectric layer is formed on the second lower electrode layer. A second upper electrode layer is formed on the third dielectric layer. The second upper electrode layer and the third dielectric layer and the lower third dielectric layer, the second and the first lower electrode layer is polished to expose the upper surface of the mold insulating layer to expose the second upper electrode, the third dielectric layer exposed to the end portion standing on the sidewall of the opening Patterns, second and first lower electrodes are formed.

노출되는 상기 제2 및 제1하부 전극의 세워진 말단부를 선택적으로 식각하여 홈을 형성한다. 상기 홈을 채워 상기 제2 및 제1하부 전극의 말단부를 절연시키는 절연층을 형성한다. 상기 절연층에 의해서 노출되는 상기 제1 및 제2상부 전극에 전기적으로 연결되는 제3상부 전극을 형성한다. The raised end portions of the exposed second and first lower electrodes are selectively etched to form grooves. The insulating layer is formed to fill the groove to insulate end portions of the second and first lower electrodes. A third upper electrode electrically connected to the first and second upper electrodes exposed by the insulating layer is formed.

상기 제2상부 전극층은 상기 오프닝을 메우도록 형성될 수 있다. 또는, 상기 제2상부 전극층을 형성하는 단계 이후에, 상기 오프닝을 메우는 제2절연층을 형성 하는 단계를 더 포함할 수 있다. The second upper electrode layer may be formed to fill the opening. Alternatively, after the forming of the second upper electrode layer, the method may further include forming a second insulating layer filling the opening.

상술한 본 발명에 따르면, 커패시터의 정전 용량을 증대할 수 있고, 커패시터의 높이를 상대적으로 낮출 수 있다. According to the present invention described above, the capacitance of the capacitor can be increased, and the height of the capacitor can be relatively lowered.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, where a layer is described as being "on" another layer or semiconductor substrate, the layer may exist in direct contact with the other layer or semiconductor substrate, or a third layer therebetween. May be interposed.

도 1 내지 도 15는 본 발명의 제1실시예에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 15 are cross-sectional views schematically illustrating a method of manufacturing a capacitor of a semiconductor device according to a first embodiment of the present invention.

도 1은 반도체 기판(100) 상에 몰드(mold) 절연층(300)을 형성하는 단계를 개략적으로 나타낸다. 1 schematically illustrates a step of forming a mold insulating layer 300 on a semiconductor substrate 100.

구체적으로, 반도체 기판(100) 상에 반도체 기판(100)의 활성 영역에 전기적으로 연결되는 매몰 콘택(buried contact)형태의 도전성 플러그(plug:250)를 제1절연층(200)을 개재하여 형성한다. 예를 들어, 제1절연층(200)을 형성한 후, 상기 제1절연층(200)을 관통하는 콘택홀을 형성한 후, 이러한 콘택홀을 채우는 플러그(250)를 형성한다. Specifically, a conductive plug 250 in the form of a buried contact electrically connected to the active region of the semiconductor substrate 100 is formed on the semiconductor substrate 100 through the first insulating layer 200. do. For example, after the first insulating layer 200 is formed, a contact hole penetrating through the first insulating layer 200 is formed, and then a plug 250 filling the contact hole is formed.

다음에, 이러한 플러그(250)를 덮는 몰드 절연층(300)을 제1절연층(200) 상에 형성한다. 이때, 몰드 절연층(300)은 커패시터의 전극 형성을 위해서 도입되는 절연층이므로, 실리콘 산화물과 같은 절연 물질로 형성될 수 있다. 몰드 절연층(300)을 형성한 이후에 몰드 절연층(300)을 사진 식각 공정 등으로 패터닝하여 하부의 플러그(250)의 표면을 노출하는 오프닝(opening:350)을 형성한다. Next, a mold insulating layer 300 covering the plug 250 is formed on the first insulating layer 200. At this time, since the mold insulating layer 300 is an insulating layer introduced to form the electrode of the capacitor, it may be formed of an insulating material such as silicon oxide. After the mold insulation layer 300 is formed, the mold insulation layer 300 is patterned by a photolithography process to form an opening 350 that exposes the surface of the plug 250 below.

도 2는 몰드 절연층(300) 상에 제1하부 전극층(410)을 형성하는 단계를 개략적으로 나타낸다. 2 schematically illustrates a step of forming the first lower electrode layer 410 on the mold insulating layer 300.

구체적으로, 오프닝(350)이 형성된 몰드 절연층(300) 상에 도전 물질, 예컨대, 도전성 폴리 실리콘, 또는 루테늄(Ru), 백금(Pt) 또는 이리듐(Ir)과 같은 금속 물질, 또는 이러한 금속 물질의 산화물 등과 같은 도전성 금속 산화물 등의 도전 물질을 증착한다. 이에 따라, 오프닝(350)의 측벽과 바닥을 따라 형성되는 제1하부 전극층(410)이 얇게 증착된다. Specifically, a conductive material, such as conductive polysilicon, or a metal material such as ruthenium (Ru), platinum (Pt) or iridium (Ir), or such a metal material on the mold insulating layer 300 on which the opening 350 is formed. A conductive material such as a conductive metal oxide such as an oxide of the same is deposited. Accordingly, the first lower electrode layer 410 formed along the sidewalls and the bottom of the opening 350 is thinly deposited.

이러한 제1하부 전극층(410)의 두께는 반도체 장치에 따라 달라질 수 있으나, 오프닝(350)에 의한 형상을 따라 제1하부 전극층(410)이 증착될 수 있을 정도로 얇은 것이 바람직하다. 이러한 제1하부 전극층(410)은 상기한 도전 물질의 증착에 의해 단층으로 이루어질 수 있으나 필요에 따라 다층으로도 형성될 수 있다. 이때, 형성된 제1하부 전극층(410)은 하부에 위치하는 플러그(250)에 전기적으로 연결되어 반도체 기판(100) 상에 전기적으로 연결될 수 있다. The thickness of the first lower electrode layer 410 may vary depending on the semiconductor device. However, the thickness of the first lower electrode layer 410 may be thin enough to be deposited along the shape of the opening 350. The first lower electrode layer 410 may be formed as a single layer by deposition of the conductive material as described above, but may also be formed in multiple layers as necessary. In this case, the formed first lower electrode layer 410 may be electrically connected to the plug 250 positioned below and electrically connected to the semiconductor substrate 100.                     

도 3은 제1하부 전극층(410) 상에 제1유전층(510)을 형성하는 단계를 개략적으로 나타낸다. 3 schematically illustrates a step of forming the first dielectric layer 510 on the first lower electrode layer 410.

구체적으로, 제1하부 전극층(410) 상에 제1유전층(510)을 형성한다. 제1유전층(510)은 다양한 유전 물질로 형성될 수 있다. 예를 들어, 산화 탄탈륨(Ta2O5) 또는 강유전체 물질, 예컨대, SBT(SrBi2Ta2O9)계열과 PZT(Pb(Zr1-xTi x)O3)계열의 강유전체 물질을 증착하여 제1유전층(510)으로 이용할 수 있다. 이러한 제1유전층(510)은 오프닝(350)의 형상을 따라 증착되어 오프닝(350) 내에서 컨케이브(concave)의 형상을 이루도록 증착되는 것이 바람직하다. In detail, the first dielectric layer 510 is formed on the first lower electrode layer 410. The first dielectric layer 510 may be formed of various dielectric materials. For example, by depositing tantalum oxide (Ta 2 O 5 ) or ferroelectric materials such as SBT (SrBi 2 Ta 2 O 9 ) and PZT (Pb (Zr 1-x Ti x ) O 3 ) It may be used as the first dielectric layer 510. The first dielectric layer 510 is preferably deposited along the shape of the opening 350 to form the shape of a concave in the opening 350.

도 4는 제1유전층(510) 상에 제1상부 전극층(610)을 형성하는 단계를 개략적으로 나타낸다. 4 schematically illustrates a step of forming the first upper electrode layer 610 on the first dielectric layer 510.

구체적으로, 제1유전층(510) 상에 도전 물질을 증착하여 제1상부 전극층(610)을 형성한다. 예컨대, 제1상부 전극층(610)은 도전성 폴리 실리콘층, 또는, Pt, Ru 또는 Ir 등과 같은 금속 물질로 형성되거나 이러한 금속 물질의 산화물 등과 같은 도전 물질로 형성될 수 있다. 그런데, 제1유전층(510) 또는 제1하부 전극층(410)과 식각 선택비를 가지는 물질로 형성되는 것이 바람직하다. 즉, 제1하부 전극층(410)으로 형성된 물질층과 다른 물질층으로 제1상부 전극층(610)을 형성한다. Specifically, a conductive material is deposited on the first dielectric layer 510 to form the first upper electrode layer 610. For example, the first upper electrode layer 610 may be formed of a conductive polysilicon layer or a metal material such as Pt, Ru or Ir, or a conductive material such as an oxide of the metal material. However, the first dielectric layer 510 or the first lower electrode layer 410 is preferably formed of a material having an etching selectivity. That is, the first upper electrode layer 610 is formed of a material layer different from the material layer formed of the first lower electrode layer 410.

도 5는 제1상부 전극층(610)을 패터닝하여 제1상부 전극(610')을 형성하는 단계를 개략적으로 나타낸다. 5 schematically illustrates a step of forming the first upper electrode 610 ′ by patterning the first upper electrode layer 610.                     

구체적으로, 제1상부 전극층(610)을 방향성 식각하여 오프닝(350)의 측벽에만 제1상부 전극층(610)이 잔존하도록 하여, 오프닝(350)의 측벽에 세워진 형태의 제1상부 전극(610')을 형성한다. 방향성 식각을 이용함으로써, 제1상부 전극층(610)의 몰드 절연층(300)의 상측 표면을 덮는 부분 및 제1상부 전극층(610)의 오프닝(350)의 바닥 상에 증착된 부분은 선택적으로 제거된다. 이때, 방향성 식각의 종료는 하부의 제1유전층(510)의 검출에 의해서 이루어질 수 있다. 이에 따라, 제1유전층(510)의 오프닝(350)의 바닥을 덮는 부분 및 몰드 절연층(300)의 상측 표면 상에 위치하는 부분은 노출되게 된다. Specifically, the first upper electrode layer 610 is directionally etched so that the first upper electrode layer 610 remains only on the sidewall of the opening 350, so that the first upper electrode 610 ′ is formed on the sidewall of the opening 350. ). By using directional etching, the portions covering the upper surface of the mold insulating layer 300 of the first upper electrode layer 610 and the portions deposited on the bottom of the opening 350 of the first upper electrode layer 610 are selectively removed. do. In this case, the termination of the directional etching may be performed by detecting the lower first dielectric layer 510. Accordingly, the portion covering the bottom of the opening 350 of the first dielectric layer 510 and the portion positioned on the upper surface of the mold insulating layer 300 are exposed.

도 6은 노출된 제1유전층(510) 부분 및 제1상부 전극(610') 상에 제2유전층(530)을 형성하는 단계를 개략적으로 나타낸다. FIG. 6 schematically illustrates a step of forming the second dielectric layer 530 on the exposed portion of the first dielectric layer 510 and the first upper electrode 610 ′.

구체적으로, 노출된 제1유전층(510) 부분 및 제1상부 전극(610') 상에 유전 물질, 예를 들어, 산화 탄탈륨 또는 SBT계열과 PZT계열의 강유전체 물질을 증착하여 제2유전층(530)으로 이용할 수 있다. 이러한 제2유전층(530)은 오프닝(350)의 형상을 따라 증착되어 오프닝(350) 내부에 형성되는 부분이 컨케이브의 형상을 가지도록 증착되는 것이 바람직하다. Specifically, a dielectric material, for example, tantalum oxide or a ferroelectric material of SBT series and PZT series is deposited on the exposed portion of the first dielectric layer 510 and the first upper electrode 610 ′ to form the second dielectric layer 530. Can be used as The second dielectric layer 530 is preferably deposited along the shape of the opening 350 so that a portion formed in the opening 350 has a shape of a concave.

도 7은 제2유전층(530) 및 제1유전층(510)을 방향성 식각하여 세워진 형태의 제2유전층 패턴(530') 및 세워진 형태의 제1유전층 패턴(510')을 형성하는 단계를 개략적으로 나타낸다. FIG. 7 schematically illustrates a step of forming a second dielectric layer pattern 530 ′ formed by directional etching the second dielectric layer 530 and the first dielectric layer 510 and a first dielectric layer pattern 510 ′ of the erected form. Indicates.

구체적으로, 제2유전층(530)을 방향성 식각하여 오프닝(350)의 측벽에만 제2유전층(530)이 잔존하도록 하여, 오프닝(350)의 측벽에 세워진 형태의 제2유전층 패턴(530')을 형성한다. 이때, 상기한 방향성 식각을 계속 수행하여 제2유전층 패턴(530)의 하부에 위치하는 제1유전층(510) 또한 방향성 식각하여 오프닝(350)의 측벽에만 제1유전층(510)이 잔존하도록 하여, 오프닝(310)의 측벽에 세워진 형태의 제1유전층 패턴(510')을 형성한다.Specifically, the second dielectric layer 530 is directionally etched so that the second dielectric layer 530 remains only on the sidewall of the opening 350, thereby forming the second dielectric layer pattern 530 ′ standing on the sidewall of the opening 350. Form. In this case, the first dielectric layer 510 positioned below the second dielectric layer pattern 530 is also directionally etched so that the first dielectric layer 510 remains only on the sidewall of the opening 350. The first dielectric layer pattern 510 ′ formed on the sidewall of the opening 310 is formed.

이와 같이, 방향성 식각을 이용함으로써, 제3 또는 제1유전층(530, 510)의 몰드 절연층(300)의 상측 표면을 덮는 부분 및 제3 또는 제1유전층(530, 510)의 오프닝(350)의 바닥 상에 증착된 부분은 선택적으로 제거된다. 이때, 방향성 식각의 종료는 하부의 제1하부 전극층(410)의 검출에 의해서 이루어질 수 있다. 이에 따라, 제1하부 전극층(410)의 오프닝(350)의 바닥을 덮는 부분 및 몰드 절연층(300)의 상측 표면 상에 위치하는 부분은 노출되게 된다. As such, by using the directional etching, the portion covering the upper surface of the mold insulating layer 300 of the third or first dielectric layers 530 and 510 and the opening 350 of the third or first dielectric layers 530 and 510. The portion deposited on the bottom of the is optionally removed. In this case, the termination of the directional etching may be performed by detecting the lower first lower electrode layer 410. Accordingly, the portion covering the bottom of the opening 350 of the first lower electrode layer 410 and the portion located on the upper surface of the mold insulating layer 300 are exposed.

도 8은 제2유전층 패턴(510') 상에 제2하부 전극층(430)을 형성하는 단계를 개략적으로 나타낸다. 8 schematically illustrates a step of forming the second lower electrode layer 430 on the second dielectric layer pattern 510 '.

구체적으로, 세워진 형태의 제1유전층 패턴(510'), 세워진 형태의 제1상부 전극(610'), 세워진 형태의 제2유전층 패턴(530') 및 노출된 제1하부 전극층(410) 상에 제2하부 전극층(430)을 얇게 증착한다. 이때, 제2하부 전극층(430)은 다양한 도전 물질, 예컨대, 도전성 폴리 실리콘, 또는, Pt, Ru 또는 Ir 등과 같은 금속 물질로 형성되거나 이러한 금속 물질의 산화물 등과 같은 도전 물질로 형성될 수 있으나, 제1 및 제2유전층 패턴(510', 530') 또는 제1상부 전극(610')과 식각 선택비를 가지는 물질로 형성되는 것이 바람직하다. Specifically, the first dielectric layer pattern 510 ′ of the standing shape, the first upper electrode 610 ′ of the standing shape, the second dielectric layer pattern 530 ′ of the standing shape, and the exposed first lower electrode layer 410. The second lower electrode layer 430 is thinly deposited. In this case, the second lower electrode layer 430 may be formed of various conductive materials, for example, conductive polysilicon, or a metal material such as Pt, Ru, Ir, or the like, or may be formed of a conductive material such as an oxide of the metal material. The first and second dielectric layer patterns 510 ′ and 530 ′ or the first upper electrode 610 ′ may be formed of a material having an etching selectivity.

따라서, 제2하부 전극층(430)은 제1상부 전극(610')과는 다르고 제1하부 전 극층(410)과 동일한 도전 물질로 형성되는 것이 바람직하다. 이때, 제2하부 전극층(430) 또한 오프닝(350)의 측벽을 따라 증착되어 오프닝(350)에 내부에 증착되는 부분이 컨케이브 형상을 가지도록 증착되는 것이 바람직하다. Therefore, the second lower electrode layer 430 is different from the first upper electrode 610 ′ and preferably formed of the same conductive material as the first lower electrode layer 410. In this case, the second lower electrode layer 430 may also be deposited along the sidewall of the opening 350 to be deposited in the opening 350 to have a concave shape.

도 9는 제2하부 전극층(430) 상에 제3유전층(550)을 형성하는 단계를 개략적으로 나타낸다. 9 schematically illustrates forming a third dielectric layer 550 on the second lower electrode layer 430.

구체적으로, 제2하부 전극(430) 상에 유전 물질, 예를 들어, 산화 탄탈륨 또는 SBT계열과 PZT계열의 강유전체 물질을 증착하여 제3유전층(550)으로 이용할 수 있다. 이러한 제3유전층(550)은 오프닝(350)의 형상을 따라 증착되어 컨케이브의 형상을 가지도록 증착되는 것이 바람직하다. Specifically, a dielectric material, for example, tantalum oxide or a ferroelectric material of an SBT series and a PZT series may be deposited on the second lower electrode 430 to be used as the third dielectric layer 550. The third dielectric layer 550 is deposited along the shape of the opening 350 to be deposited to have the shape of a concave.

도 10은 제3유전층(550) 상에 제2상부 전극층(630)을 형성하는 단계를 개략적으로 나타낸다. 10 schematically illustrates forming a second upper electrode layer 630 on the third dielectric layer 550.

구체적으로, 제3유전층(550) 상에 도전 물질을 증착하여 제2상부 전극층(630)을 형성한다. 예컨대, 제2상부 전극층(630)은 도전성 폴리 실리콘층, 또는, Pt, Ru 또는 Ir 등과 같은 금속 물질로 형성되거나 이러한 금속 물질의 산화물 등과 같은 도전 물질로 형성될 수 있다. Specifically, the conductive material is deposited on the third dielectric layer 550 to form the second upper electrode layer 630. For example, the second upper electrode layer 630 may be formed of a conductive polysilicon layer or a metal material such as Pt, Ru or Ir, or a conductive material such as an oxide of the metal material.

그런데, 제3, 제2 및 제1유전층(550, 530, 510) 또는 제2 및 제1하부 전극층(430, 410)과 식각 선택비를 가지는 물질로 형성되는 것이 바람직하다. 즉, 제2 및 제1하부 전극층(430, 410)으로 형성된 물질층과 다른 물질층으로 제2상부 전극층(630)을 형성한다. 이때, 제2상부 전극층(630)은 제1상부 전극(610')과 동일한 도전 물질로 형성되는 것이 바람직하다. 또한, 이러한 제2상부 전극층(630)은 오프닝(350)의 형상을 따라 증착되어 컨케이브의 형상을 가지도록 증착되는 것이 바람직하다. However, the third, second and first dielectric layers 550, 530, and 510 or the second and first lower electrode layers 430 and 410 may be formed of a material having an etching selectivity. That is, the second upper electrode layer 630 is formed of a material layer different from the material layers formed of the second and first lower electrode layers 430 and 410. In this case, the second upper electrode layer 630 may be formed of the same conductive material as the first upper electrode 610 ′. In addition, the second upper electrode layer 630 may be deposited to have a shape of a concave by being deposited along the shape of the opening 350.

한편, 이와 같이 제1하부 전극층(410)을 형성하는 단계에서부터 제2상부 전극층(630)을 형성하는 단계를 반복할 수 있다. 이에 따라, 도 10에 도시된 바와 같이 유전층과 전극층이 오프닝(350)에 세워진 형태로 반복되는 형상을 구현할 수 있다. Meanwhile, the forming of the second upper electrode layer 630 may be repeated from the forming of the first lower electrode layer 410 as described above. Accordingly, as shown in FIG. 10, the dielectric layer and the electrode layer may be repeatedly formed in a form standing on the opening 350.

도 11은 제2상부 전극층(630) 상에 제2절연층(700)을 형성하는 단계를 개략적으로 나타낸다. FIG. 11 schematically illustrates a step of forming the second insulating layer 700 on the second upper electrode layer 630.

구체적으로, 제2상부 전극층(630) 상에 제2상부 전극층(630)의 컨케이브 내부를 채우는, 실질적으로는 오프닝(350)을 채우는 제2절연층(700)을 형성한다. 이러한 제2절연층(700)은 일반적인 절연 물질, 예컨대, 실리콘 산화물로 형성될 수 있다. In detail, a second insulating layer 700 is formed on the second upper electrode layer 630 to substantially fill the opening of the concave of the second upper electrode layer 630. The second insulating layer 700 may be formed of a general insulating material, for example, silicon oxide.

도 12는 몰드 절연층(300)의 상측 표면이 노출되게 제2절연층(700)을 연마하는 단계를 개략적으로 나타낸다. 12 schematically illustrates polishing the second insulating layer 700 to expose the upper surface of the mold insulating layer 300.

구체적으로, 제2절연층(700) 상을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치 백(etch back) 공정을 이용하여 연마하여 하부의 몰드 절연층(300)의 상측 표면이 노출되도록 한다. 즉, 화학 기계적 연마 또는 에치 백을 수행하여 제2절연층(700)을 연마하여 제2절연층(700)이 오프닝(350)을 채우는 부분만 잔존하도록 한다. Specifically, the upper surface of the lower mold insulating layer 300 is exposed by polishing the second insulating layer 700 by using a chemical mechanical polishing or an etch back process. That is, the second insulating layer 700 is polished by chemical mechanical polishing or etch back so that only the portion of the second insulating layer 700 filling the opening 350 remains.

이와 같이 제2절연층(700)을 연마하며 제2절연층(700)의 아래에 위치하는 제2상부 전극층(630)의 일부, 제3유전층(550)의 일부, 제2하부 전극층(430)의 일부 및 제1하부 전극층(410)의 일부, 즉, 몰드 절연층(300)의 상측 표면을 덮는 부분을 순차적으로 계속 연마하여 제거한다. 이에 따라, 제2상부 전극층(630), 제3유전층(550), 제2하부 전극층(430) 및 제1하부 전극층(410)은 패터닝되어 오프닝(350)의 측벽에 세워진 부분이 잔존하여 제2상부 전극(630'), 제3유전층 패턴(550'), 제2하부 전극(430') 및 제1하부 전극(410')이 이루어진다. As described above, a part of the second upper electrode layer 630, a part of the third dielectric layer 550, and a second lower electrode layer 430 that are polished to the second insulating layer 700 and positioned under the second insulating layer 700 are disposed. A portion of and a portion of the first lower electrode layer 410, that is, a portion covering the upper surface of the mold insulating layer 300 are sequentially polished and removed. Accordingly, the second upper electrode layer 630, the third dielectric layer 550, the second lower electrode layer 430, and the first lower electrode layer 410 are patterned so that a portion standing on the sidewall of the opening 350 remains. An upper electrode 630 ′, a third dielectric layer pattern 550 ′, a second lower electrode 430 ′, and a first lower electrode 410 ′ are formed.

도 13은 제1하부 전극(410') 및 제2하부 전극(430')을 일부 식각하여 홈(405)을 형성하는 단계를 개략적으로 나타낸다. FIG. 13 schematically illustrates a step of forming the groove 405 by partially etching the first lower electrode 410 'and the second lower electrode 430'.

구체적으로, 노출되는 제1하부 전극(410') 및 제2하부 전극(430')의 세워진 부분의 말단을 선택적으로 식각하여 홈(405)을 형성한다. 이러한 홈(405)의 형성 단계는, 제1하부 전극(410') 및 제2하부 전극(430')을 제1 및 제2상부 전극(610', 630')으로부터 분리하는 과정으로 수행된다. Specifically, the grooves 405 are formed by selectively etching the ends of the raised portions of the exposed first lower electrode 410 'and the second lower electrode 430'. The forming of the groove 405 may be performed by separating the first lower electrode 410 ′ and the second lower electrode 430 ′ from the first and second upper electrodes 610 ′ and 630 ′.

제1하부 전극(410') 및 제2하부 전극(430') 각각은 상술한 바와 같이, 제1 및 제2상부 전극(610', 630') 및 제1, 제2 및 제3 유전층 패턴(510', 530', 550') 등등과 다른 물질로 형성될 수 있으므로, 이러한 제1 및 제2상부 전극(610', 630') 및 제1, 제2 및 제3 유전층 패턴(510', 530', 550')과 선택비를 가질 수 있어 선택적으로 제거될 수 있다. 또한, 제1하부 전극(410') 및 제2하부 전극(430') 각각을 Ru, Ir 또는 Pt 등으로 형성할 경우, 몰드 절연층(300)을 이루는 실리콘 산화물과 식각 선택비를 가질 수 있다. 따라서, 상기한 바와 같이 홈(405)이 형성될 수 있다. As described above, each of the first lower electrode 410 ′ and the second lower electrode 430 ′ may include the first and second upper electrodes 610 ′ and 630 ′ and the first, second and third dielectric layer patterns ( 510 ', 530', 550 ') and the like, so that the first and second upper electrodes 610', 630 'and the first, second and third dielectric layer patterns 510', 530 ', 550') and may be selectively removed. In addition, when each of the first lower electrode 410 'and the second lower electrode 430' is formed of Ru, Ir, or Pt, the first lower electrode 410 'and the second lower electrode 430' may have an etch selectivity with silicon oxide forming the mold insulating layer 300. . Thus, the groove 405 may be formed as described above.                     

도 14는 홈(405)을 채워 제1하부 전극(410') 및 제2하부 전극(430')을 제3절연층(800)을 형성하는 단계를 개략적으로 나타낸다. 14 schematically illustrates a step of forming the third insulating layer 800 by filling the groove 405 with the first lower electrode 410 'and the second lower electrode 430'.

구체적으로, 홈(405)을 채우는 제3절연층(800)을 실리콘 산화물 등과 같은 절연 물질을 증착하여 형성한다. 이후에, 제3절연층(800)을 에치 백 또는 화학 기계적 연마로 연마하여 하부의 몰드 절연층(300)을 노출하고 제3절연층(800)을 홈(405)의 내부에만 잔존시켜, 제1하부 전극(410') 및 제2하부 전극(430')을 절연하도록 한다. 이때, 제1 및 제2상부 전극(610', 630')의 세워진 말단 부분은 노출되는 것이 바람직하다. In detail, the third insulating layer 800 filling the groove 405 is formed by depositing an insulating material such as silicon oxide. Thereafter, the third insulating layer 800 is polished by etch back or chemical mechanical polishing to expose the lower mold insulating layer 300 and the third insulating layer 800 remains only inside the groove 405. The first lower electrode 410 'and the second lower electrode 430' are insulated from each other. In this case, it is preferable that the standing end portions of the first and second upper electrodes 610 'and 630' are exposed.

도 15는 제3절연층(800) 상에 제1 및 제2상부 전극(610', 630')에 전기적으로 연결되는 제3상부 전극층(650)을 형성하는 단계를 개략적으로 나타낸다. FIG. 15 schematically illustrates forming a third upper electrode layer 650 electrically connected to the first and second upper electrodes 610 ′ and 630 ′ on the third insulating layer 800.

구체적으로, 홈(405)을 채우는 제3절연층(800) 상에 도전 물질, 예컨대, 도전성 폴리 실리콘층, 또는, Pt, Ru 또는 Ir 등과 같은 금속 물질로 형성되거나 이러한 금속 물질의 산화물 등과 같은 도전 물질을 증착하여 제3상부 전극층(650)으로 이용한다. 이러한 제3상부 전극층(650)은 노출된 제1 및 제2상부 전극(610', 630')과 접촉하여 전기적으로 연결될 수 있다. 이후에, 필요에 따라 제3상부 전극층(650)을 패터닝하여 셀 단위로 분리할 수 있다. Specifically, a conductive material, for example, a conductive polysilicon layer on the third insulating layer 800 filling the groove 405, or a conductive material formed of a metal material such as Pt, Ru, Ir, or the like, or an oxide of such a metal material. The material is deposited and used as the third upper electrode layer 650. The third upper electrode layer 650 may be electrically connected to the exposed first and second upper electrodes 610 ′ and 630 ′. Thereafter, as necessary, the third upper electrode layer 650 may be patterned and separated into cells.

이와 같이 하여 완성되는 커패시터는 전극층(410' 430' 610' 630')과 세워진 유전층 패턴(510', 530', 550')이 몰드 절연층(300)의 오프닝(350)의 측벽에 세워진 형태로 반복되게 형성된다. The capacitor thus completed is formed in such a way that the electrode layers 410 '430' 610 '630' and the dielectric layer patterns 510 ', 530', and 550 'are erected on the sidewalls of the opening 350 of the mold insulation layer 300. It is formed repeatedly.

따라서, 반도체 기판(100) 상에서 커패시터가 점유하는 횡단면적의 증가를 수반하지 않고서도 커패시터의 정전 용량의 증가를 구현할 수 있다. 또한, 기존의 공정에 비해 별도의 사진 식각 공정을 추가하지 않고서도 커패시터의 유효 표면적 증가와 이에 따른 커패시터의 정전 용량의 증가를 구현할 수 있다. Therefore, an increase in the capacitance of the capacitor can be realized without involving an increase in the cross sectional area occupied by the capacitor on the semiconductor substrate 100. In addition, it is possible to implement an increase in the effective surface area of the capacitor and thereby increase the capacitance of the capacitor without adding a separate photo etching process compared to the conventional process.

더욱이, 상술한 바와 같이 전극층(410' 430' 610' 630')과 세워진 유전층 패턴(510', 530', 550')이 세워진 상태로 반복하여 유전 용량을 증대시키므로, 커패시터의 높이를 낮출 수 있다. 예를 들어 동일한 피치, 예컨대, 0.3㎛의 피치를 가지는 DRAM 장치의 경우, 본 발명의 경우 최소한 2층 이상의 유전층을 도입할 수 있다. Further, as described above, since the electrode layers 410 '430' 610 '630' and the dielectric layer patterns 510 ', 530', and 550 'are erected repeatedly, the dielectric capacitance is increased to reduce the height of the capacitor. . For example, in the case of DRAM devices having the same pitch, for example, a pitch of 0.3 [mu] m, at least two or more dielectric layers can be introduced in the present invention.

따라서, 기존의 커패시터에서 구현될 수 있는 유전 용량을 기존에 비해 1/2배 낮은 높이의 본 발명에 따르는 커패시터로 구현할 수 있다. 즉, 커패시터의 높이를 크게 낮출 수 있다. 반대로, 본 발명에 따르면, 기존의 커패시터와 동일한 높이를 구현할 경우, 적어도 2배정도 높은 정전 용량을 구현하는 커패시터를 제공할 수 있다. Therefore, the dielectric capacitance that can be implemented in the existing capacitor can be implemented by the capacitor according to the present invention having a height 1/2 times lower than that of the conventional capacitor. That is, the height of the capacitor can be significantly lowered. On the contrary, according to the present invention, when implementing the same height as the existing capacitor, it is possible to provide a capacitor that implements at least twice as high capacitance.

또한, 커패시터가 점유된 영역인 셀 영역과 이에 인접하는 코어 영역 간의 단차를 줄일 수 있어, 높은 단차에 따른 후속 공정 상의 문제점을 극복하기가 용이해질 수 있다. 즉, 단차 감소를 위한 셀 오픈(cell open)을 위한 식각 공정 등이 생략될 수 있어, 후속 공정이 보다 단순 또는 용이해질 수 있다. In addition, the step difference between the cell area occupied by the capacitor and the core area adjacent to the capacitor can be reduced, so that it is easy to overcome the problems in subsequent processes due to the high step. That is, an etching process for cell open for reducing the step may be omitted, and the subsequent process may be simpler or easier.

도 16 내지 도 20은 본 발명의 제2실시예에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 16 to 20 are cross-sectional views schematically illustrating a method of manufacturing a capacitor of a semiconductor device according to a second embodiment of the present invention.

이하 기술한 본 발명의 제2실시예에서 제1실시예에서와 동일한 참조 부호는 제1실시예에서 설명한 부재와 동일한 부재를 의미한다. 본 발명의 제2실시예에서는 제1실시예에서 도 1 내지 도 9를 인용 참조하여 설명한 바와 같이, 제1하부 전극층(410), 제1유전층(510), 제1상부 전극(610'), 제2유전층 패턴(530'), 제2하부 전극층(430) 및 제3유전층(550)을 순차적으로 형성한다. In the second embodiment of the present invention described below, the same reference numerals as in the first embodiment mean the same members as those described in the first embodiment. In the second embodiment of the present invention, as described with reference to FIGS. 1 to 9 in the first embodiment, the first lower electrode layer 410, the first dielectric layer 510, the first upper electrode 610 ′, The second dielectric layer pattern 530 ′, the second lower electrode layer 430, and the third dielectric layer 550 are sequentially formed.

도 16은 제3유전층(550) 상에 제4상부 전극층(670)을 형성하는 단계를 개략적으로 나타낸다. FIG. 16 schematically illustrates forming a fourth upper electrode layer 670 on the third dielectric layer 550.

구체적으로, 제3유전층(550) 상에 도전 물질을 증착하여 제4상부 전극층(670)을 형성한다. 예컨대, 제4상부 전극층(670)은 도전성 폴리 실리콘층, 또는, Pt, Ru 또는 Ir 등과 같은 금속 물질로 형성되거나 이러한 금속 물질의 산화물 등과 같은 도전 물질로 형성될 수 있다. 이때, 이러한 제4상부 전극층(670)은 오프닝(350)을 충분히 메울 수 있는 두께로 형성되는 것이 바람직하다. 바람직하게는 제1상부 전극(610')과 동일한 도전 물질로 형성되는 것이 바람직하다. Specifically, the fourth upper electrode layer 670 is formed by depositing a conductive material on the third dielectric layer 550. For example, the fourth upper electrode layer 670 may be formed of a conductive polysilicon layer or a metal material such as Pt, Ru or Ir, or a conductive material such as an oxide of the metal material. In this case, the fourth upper electrode layer 670 is preferably formed to a thickness sufficient to fill the opening 350. Preferably, the first upper electrode 610 ′ is formed of the same conductive material.

도 17은 제4상부 전극층(670)을 연마하여 오프닝(350) 내에 위치하는 제4상부 전극(670')을 형성하는 단계를 개략적으로 나타낸다. FIG. 17 schematically illustrates a step of grinding the fourth upper electrode layer 670 to form a fourth upper electrode 670 ′ positioned in the opening 350.

구체적으로, 제4상부 전극층(670)을 화학 기계적 연마 또는 에치 백을 이용하여 연마하여 오프닝(350) 내에 위치하는 플러그 형태로 제4상부 전극(670')을 형성한다. 이때, 상기한 연마는 몰드 절연층(300)의 상측 표면이 노출되도록 수행되는 것이 바람직하다. Specifically, the fourth upper electrode layer 670 is polished using chemical mechanical polishing or etch back to form the fourth upper electrode 670 ′ in the form of a plug located in the opening 350. In this case, the polishing is preferably performed so that the upper surface of the mold insulating layer 300 is exposed.

이에 따라, 상기한 연마는 제4상부 전극층(670)아래에 위치하는 제3유전층(550)의 일부, 제2하부 전극층(430)의 일부 및 제1하부 전극층(410)의 일 부, 즉, 몰드 절연층(300)의 상측 표면을 덮는 부분을 순차적으로 계속 연마하도록 수행된다. 따라서, 제3유전층(550), 제2하부 전극층(430) 및 제1하부 전극층(410)은 패터닝되어 오프닝(350)의 측벽에 세워진 부분이 잔존하여, 세워진 형태의 제3유전층 패턴(550'), 제2하부 전극(430') 및 제1하부 전극(410')이 이루어진다.Accordingly, the above polishing may be performed by a part of the third dielectric layer 550 positioned under the fourth upper electrode layer 670, a part of the second lower electrode layer 430, and a part of the first lower electrode layer 410. The part covering the upper surface of the mold insulating layer 300 is sequentially polished continuously. Accordingly, the third dielectric layer 550, the second lower electrode layer 430, and the first lower electrode layer 410 are patterned so that a portion standing on the sidewall of the opening 350 remains, so that the third dielectric layer pattern 550 ′ of the standing shape is formed. ), A second lower electrode 430 ′, and a first lower electrode 410 ′.

도 18은 제1하부 전극(410') 및 제2하부 전극(430')을 일부 식각하여 홈(405)을 형성하는 단계를 개략적으로 나타낸다. FIG. 18 schematically illustrates a step of forming the groove 405 by partially etching the first lower electrode 410 ′ and the second lower electrode 430 ′.

구체적으로, 상기한 제4상부 전극(670')의 형성에 의해서 노출되는 제1하부 전극(410') 및 제2하부 전극(430')의 세워진 부분의 말단을 선택적으로 식각하여 홈(405)을 형성한다. 이러한 홈(405)의 형성 단계는, 제1하부 전극(410') 및 제2하부 전극(430')을 제1 및 제4상부 전극(610', 670')으로부터 분리하는 과정으로 수행된다. Specifically, the grooves 405 by selectively etching the ends of the raised portions of the first lower electrode 410 'and the second lower electrode 430' exposed by the formation of the fourth upper electrode 670 '. To form. The groove 405 may be formed by separating the first lower electrode 410 ′ and the second lower electrode 430 ′ from the first and fourth upper electrodes 610 ′ and 670 ′.

제1하부 전극(410') 및 제2하부 전극(430') 각각은 상술한 바와 같이, 제1 및 제4상부 전극(610', 670') 및 제1, 제2 및 제3 유전층 패턴(510', 530', 550') 등등과 다른 물질로 형성될 수 있으므로, 이러한 제1 및 제4상부 전극(610', 670') 및 제1, 제2 및 제3 유전층 패턴(510', 530', 550')과 선택비를 가질 수 있어 선택적으로 제거될 수 있다. 또한, 제1하부 전극(410') 및 제2하부 전극(430') 각각을 Ru, Ir 또는 Pt 등으로 형성할 경우, 몰드 절연층(300)을 이루는 실리콘 산화물과 식각 선택비를 가질 수 있다. 따라서, 상기한 바와 같이 홈(405)이 형성될 수 있다. As described above, each of the first lower electrode 410 ′ and the second lower electrode 430 ′ may include the first and fourth upper electrodes 610 ′ and 670 ′ and the first, second and third dielectric layer patterns ( 510 ', 530', 550 ') and the like, so that the first and fourth upper electrodes 610', 670 'and the first, second and third dielectric layer patterns 510', 530 ', 550') and may be selectively removed. In addition, when each of the first lower electrode 410 'and the second lower electrode 430' is formed of Ru, Ir, or Pt, the first lower electrode 410 'and the second lower electrode 430' may have an etch selectivity with silicon oxide forming the mold insulating layer 300. . Thus, the groove 405 may be formed as described above.

도 19는 홈(405)을 채워 제1하부 전극(410') 및 제2하부 전극(430')을 제3절 연층(800)을 형성하는 단계를 개략적으로 나타낸다. 19 schematically illustrates a step of filling the groove 405 to form the third lower layer 800 by forming the first lower electrode 410 'and the second lower electrode 430'.

구체적으로, 홈(405)을 채우는 제3절연층(800)을 실리콘 산화물 등과 같은 절연 물질을 증착하여 형성한다. 이후에, 제3절연층(800)을 에치 백 또는 화학 기계적 연마로 연마하여 하부의 몰드 절연층(300)을 노출하고 제3절연층(800)을 홈(405)의 내부에만 잔존시켜, 제1하부 전극(410') 및 제2하부 전극(430')을 절연하도록 한다. 이때, 제1 및 제4상부 전극(610', 670')의 세워진 말단 부분은 노출되는 것이 바람직하다. In detail, the third insulating layer 800 filling the groove 405 is formed by depositing an insulating material such as silicon oxide. Thereafter, the third insulating layer 800 is polished by etch back or chemical mechanical polishing to expose the lower mold insulating layer 300 and the third insulating layer 800 remains only inside the groove 405. The first lower electrode 410 'and the second lower electrode 430' are insulated from each other. At this time, it is preferable that the standing end portions of the first and fourth upper electrodes 610 ', 670' are exposed.

도 20은 제3절연층(800) 상에 제1 및 제4상부 전극(610', 670')에 전기적으로 연결되는 제3상부 전극층(650)을 형성하는 단계를 개략적으로 나타낸다. FIG. 20 schematically illustrates forming a third upper electrode layer 650 electrically connected to the first and fourth upper electrodes 610 ′ and 670 ′ on the third insulating layer 800.

구체적으로, 홈(405)을 채우는 제3절연층(800) 상에 도전 물질, 예컨대, 도전성 폴리 실리콘층, 또는, Pt, Ru 또는 Ir 등과 같은 금속 물질로 형성되거나 이러한 금속 물질의 산화물 등과 같은 도전 물질을 증착하여 제3상부 전극층(650)으로 이용한다. 이러한 제3상부 전극층(650)은 노출된 제1 및 제4상부 전극(610', 670')과 접촉하여 전기적으로 연결될 수 있다. 이후에, 필요에 따라 제3상부 전극층(650)을 패터닝하여 셀 단위로 분리할 수 있다. Specifically, a conductive material, for example, a conductive polysilicon layer on the third insulating layer 800 filling the groove 405, or a conductive material formed of a metal material such as Pt, Ru, Ir, or the like, or an oxide of such a metal material. The material is deposited and used as the third upper electrode layer 650. The third upper electrode layer 650 may be electrically connected to the exposed first and fourth upper electrodes 610 ′ and 670 ′. Thereafter, as necessary, the third upper electrode layer 650 may be patterned and separated into cells.

이와 같이 하여 완성되는 커패시터는 전극층(410' 430' 610' 670')과 세워진 유전층 패턴(510', 530', 550')이 몰드 절연층(300)의 오프닝(350)의 측벽에 세워진 형태로 반복되게 형성된다. The capacitor thus completed is formed such that the electrode layers 410 '430' 610 '670' and the dielectric layer patterns 510 ', 530', and 550 'are erected on the sidewalls of the opening 350 of the mold insulation layer 300. It is formed repeatedly.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다. As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.

상술한 본 발명에 따르면, 커패시터의 정전 용량을 증대할 수 있고, 커패시터의 높이를 상대적으로 낮출 수 있다. 따라서, 커패시터가 위치하는 셀 영역과 이러한 셀 영역에 인접하는 코어 영역 간의 단차를 감소시킬 수 있다. 이에 따라, 후속 공정이 보다 더 용이해질 수 있다.According to the present invention described above, the capacitance of the capacitor can be increased, and the height of the capacitor can be relatively lowered. Therefore, the step difference between the cell region where the capacitor is located and the core region adjacent to the cell region can be reduced. Thus, subsequent processing may be easier.

Claims (3)

반도체 기판 상에 하부의 도전성 플러그를 노출하는 오프닝을 가지는 몰드 절연층을 형성하는 단계;Forming a mold insulating layer having an opening that exposes a lower conductive plug on the semiconductor substrate; 상기 몰드 절연층 상에 상기 오프닝의 측벽을 덮고 상기 도전성 플러그에 전기적으로 연결되도록 연장되는 제1하부 전극층을 형성하는 단계;Forming a first lower electrode layer on the mold insulating layer, the first lower electrode layer covering the sidewall of the opening and extending to be electrically connected to the conductive plug; 상기 제1하부 전극층 상에 제1유전층을 형성하는 단계;Forming a first dielectric layer on the first lower electrode layer; 상기 제1유전층 상에 제1상부 전극층을 형성하는 단계;Forming a first upper electrode layer on the first dielectric layer; 상기 제1상부 전극층을 방향성 식각하여 제1상부 전극층의 상기 오프닝의 측벽 상을 덮는 부분을 선택적으로 잔존시켜 상기 오프닝의 측벽에 세워진 형태의 제1상부 전극을 형성하는 단계;Directionally etching the first upper electrode layer to selectively leave a portion of the first upper electrode layer covering the sidewalls of the opening to form a first upper electrode of a shape standing on the sidewall of the opening; 상기 제1상부 전극에 의해 노출되는 상기 제1유전층 상에 상기 제1상부 전극을 덮는 제2유전층을 형성하는 단계;Forming a second dielectric layer covering the first upper electrode on the first dielectric layer exposed by the first upper electrode; 상기 제2유전층 및 제1유전층을 방향성 식각하여 상기 세워진 형태의 제1상 부 전극의 좌우에 각각 세워지는 제1유전층 패턴 및 제2유전층 패턴을 형성하는 단계;Directionally etching the second dielectric layer and the first dielectric layer to form a first dielectric layer pattern and a second dielectric layer pattern which are respectively erected to the left and right of the first upper electrode of the erected form; 상기 제2유전층 패턴에 의해서 노출되는 상기 제1하부 전극층 상에 상기 제2유전층 패턴을 덮는 제2하부 전극층을 형성하는 단계;Forming a second lower electrode layer covering the second dielectric layer pattern on the first lower electrode layer exposed by the second dielectric layer pattern; 상기 제2하부 전극층 상에 제3유전층을 형성하는 단계;Forming a third dielectric layer on the second lower electrode layer; 상기 제3유전층 상에 제2상부 전극층을 형성하는 단계;Forming a second upper electrode layer on the third dielectric layer; 상기 제2상부 전극층 및 하부의 제3유전층, 제2 및 제1하부 전극층을 상기 몰드 절연층의 상측 표면이 노출되도록 연마하여 상기 오프닝의 측벽에 세워진 말단부가 노출되는 제2상부 전극, 제3유전층 패턴, 제2 및 제1하부 전극을 형성하는 단계;The second upper electrode layer and the third dielectric layer and the lower third dielectric layer, the second and the first lower electrode layer is polished to expose the upper surface of the mold insulating layer to expose the second upper electrode, the third dielectric layer exposed to the end portion standing on the sidewall of the opening Forming a pattern, second and first lower electrodes; 노출되는 상기 제2 및 제1하부 전극의 세워진 말단부를 선택적으로 식각하여 홈을 형성하는 단계; Selectively etching the standing end portions of the exposed second and first lower electrodes to form grooves; 상기 홈을 채워 상기 제2 및 제1하부 전극의 말단부를 절연시키는 절연층을 형성하는 단계; 및Forming an insulating layer filling the groove to insulate end portions of the second and first lower electrodes; And 상기 절연층에 의해서 노출되는 상기 제1 및 제2상부 전극에 전기적으로 연결되는 제3상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법. Forming a third upper electrode electrically connected to the first and second upper electrodes exposed by the insulating layer. 제1항 있어서, 상기 제2상부 전극층은 The method of claim 1, wherein the second upper electrode layer 상기 오프닝을 메우도록 형성되는 것을 특징으로 하는 반도체 장치의 커패시 터 제조 방법. And a capacitor manufacturing method for filling the opening. 제1항 있어서, 상기 제2상부 전극층을 형성하는 단계 이후에, The method of claim 1, wherein after forming the second upper electrode layer, 상기 오프닝을 메우는 제2절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법. And forming a second insulating layer to fill the opening.
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