KR20000020808A - Method for fabricating capacitor of semiconductor device - Google Patents
Method for fabricating capacitor of semiconductor device Download PDFInfo
- Publication number
- KR20000020808A KR20000020808A KR1019980039589A KR19980039589A KR20000020808A KR 20000020808 A KR20000020808 A KR 20000020808A KR 1019980039589 A KR1019980039589 A KR 1019980039589A KR 19980039589 A KR19980039589 A KR 19980039589A KR 20000020808 A KR20000020808 A KR 20000020808A
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- layer
- forming
- etching
- conductive
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Abstract
Description
본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 특히, 캐패시터의 하부전극인 스토리지 전극이 실린더형인 경우 그 프로필의 상부인 실린더 형태의 필라를 더욱 높게 형성하여 캐패시터의 정전용량을 증가시키도록 한 반도체장치의 실린더형 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device. In particular, when a storage electrode, which is a lower electrode of a capacitor, is a cylindrical type, a semiconductor having a higher pillar-shaped pillar, which is an upper part of a profile, increases the capacitance of the capacitor. A method of manufacturing a cylindrical capacitor of the device.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 용량을 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.Many studies have been conducted to increase the storage density so that the capacitor has a constant storage capacity even if the cell area is reduced due to the high integration of the semiconductor device. To increase the capacitance, capacitors were formed in a three-dimensional structure, stacked or trenched, to increase the surface area of the dielectric.
상기 3차원 구조를 갖는 커패시터 중 적층 구조를 갖는 것은 제조 공정이 용이하고 대량 생산에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자(α particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 적층 커패시터는 스토리지전극(stroage electrode)에 따라 2중 적층(double stacked) 구조, 핀(fin) 구조 또는 크라운(crown) 구조 등으로 구별된다.The laminated structure among the capacitors having the three-dimensional structure is a structure that is easy to manufacture and suitable for mass production, while increasing the storage capacity and being immune to the disturbance of charge information caused by alpha particles. Stacked capacitors are classified into a double stacked structure, a fin structure, or a crown structure according to storage electrodes.
(Ba,Sr)TiO3, SrTiO3와 같은 고유전체를 이용하는 디램 소자의 캐패시터 구조는 Pt, Ru, Ir 등을 이용하는 전극을 갖는 엠아이엠(Metal-Insulator-Metal) 구조로 형성된다. SiO2, Ta2O5와 같은 종래의 유전체를 사용하여 캐패시터를 제조하는 경우 유효전하량을 만족시키기 위하여 트렌치 또는 실린더와 같은 복잡한 삼차원 캐패시터 구조를 요구하였으나 전술한 비에스티와 같은 고유전체 재료를 사용하므로서 단순적층 구조로도 기가급 이상의 집적도를 만족시킨다.The capacitor structure of a DRAM device using a high dielectric such as (Ba, Sr) TiO 3 , SrTiO 3 is formed of a metal-insulator-metal structure having electrodes using Pt, Ru, Ir, and the like. When manufacturing a capacitor using conventional dielectrics such as SiO 2 and Ta 2 O 5 , a complex three-dimensional capacitor structure such as a trench or a cylinder is required to satisfy an effective charge amount, but the high dielectric material such as BETIC described above is used. Even a simple stacked structure satisfies the density of more than the giga level.
그러나 소자의 집적도가 증가함에 따라 단위셀당 캐패시터가 차지하는 면적이 급속도로 감소하게 됨에 따라 단위셀의 면적 역시 비례하여 감소하게 되어 비에스티와 같은 고유전막을 이용한다 해도 스토리지 전극의 높이가 20 nm 이상이 요구된다. 종래기술에 의하면, 엠아이엠 캐패시터의 하부전극인 스토리지전극을 형성하기 위하여 적절한 마스크를 이용한 포토리쏘그래피 방법으로 스토리지전극을 패터닝하지만 그 측면 부위에 식각잔유물(residue)이 생성되고, 또한 식각으로 형성할 수 있는 스토리지전극의 높이에 한계가 있다.However, as the integration of devices increases, the area occupied by capacitors per unit cell rapidly decreases, so that the area of the unit cell also decreases proportionally. Even when using a high dielectric film such as BET, the height of the storage electrode is required to be 20 nm or more. do. According to the prior art, the storage electrode is patterned by a photolithography method using an appropriate mask to form the storage electrode, which is the lower electrode of the M capacitor, but an etching residue is formed on the side portion thereof, and also an etching is performed. There is a limit to the height of the storage electrode.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도이다.1A to 1F are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to the prior art.
도 1a를 참조하면, P형의 반도체기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(100)을 형성한다. 그리고, 반도체기판 상에 층간절연막으로 절연막(1)을 형성하고 그 위에 마스크층인 포토레지스트층(도시안함)을 도포하여 형성한다. 이 절연막(1)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 포토레지스트패턴을 식각마스크로 이용하여 제거하여 불순물영역(100)을 노출시키는 접촉구를 형성한다. 포토레지스트패턴을 제거한 다음, 접촉구를 충분히 매립하도록 절연막(1) 상에 불순물이 도핑된 제 1 다결정실리콘층(2)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.Referring to FIG. 1A, an impurity region 100 that is used as a source and a drain region is formed on a P-type semiconductor substrate 10 by being heavily doped with N-type impurities such as acene or phosphorus (P). do. Then, the insulating film 1 is formed on the semiconductor substrate by an interlayer insulating film, and a photoresist layer (not shown) which is a mask layer is formed thereon. A predetermined portion of the insulating film 1 is removed using a photolithography method as an etching mask to form a contact hole for exposing the impurity region 100. After removing the photoresist pattern, the first polycrystalline silicon layer 2 doped with impurities on the insulating film 1 is deposited by chemical vapor deposition (hereinafter referred to as CVD) so as to sufficiently fill the contact hole. .
그리고, 제 1 다결정실리콘층(2)에 에치백이나 씨엠피(CMP)공정을 실시하여 콘택플러그(contact plug, 2)를 형성한다. 이때, 콘택플러그(2)는 콘택홀 상부 일부가 노출되도록 형성한다.Then, the first polycrystalline silicon layer 2 is subjected to an etch back or CMP process to form a contact plug 2. In this case, the contact plug 2 is formed to expose a portion of the upper contact hole.
그 다음, 콘택플러그(2)와 스토리지전극 형성물질과의 확산반응 등이 발생하는 것을 방지하기 위하여 콘택플러그(2) 위에 배리어층(3)을 형성한다. 이때, 배리어층(3)은 TiN, Ti-Si-N, Ti-Al-N 등을 사용하며, 이러한 배리어층(3)이 콘택홀내에 리세스(recess)된 구조로 형성할 수 있다.Next, a barrier layer 3 is formed on the contact plug 2 to prevent a diffusion reaction between the contact plug 2 and the storage electrode forming material. In this case, the barrier layer 3 uses TiN, Ti-Si-N, Ti-Al-N, or the like, and the barrier layer 3 may be formed in a recessed structure in the contact hole.
그리고, 배리어층(3)을 포함하는 절연막(1) 위에 스토리지전극 형성용 제 1 금속층(4)으로 Pt, Ru, Ir 등을 증착하여 형성한다.Then, Pt, Ru, Ir, or the like is formed by depositing the first metal layer 4 for forming the storage electrode on the insulating film 1 including the barrier layer 3.
도 1b를 참조하면, 제 1 금속층(4) 상에 BPSG(Boro Phospho Silicate Glass) 또는 PSG(Phospho Silicate Glass) 등의 제 1 절연물질층(5)을 두껍게 증착한다.Referring to FIG. 1B, a first insulating material layer 5, such as Boro Phospho Silicate Glass (BPSG) or Phospho Silicate Glass (PSG), is thickly deposited on the first metal layer 4.
도 1c를 참조하면, 콘택홀 부위를 포함하는 제 1 금속층(4)의 상부에 제 1 절연물질층(5)이 남도록 포토리쏘그래피 방법으로 제 1 절연물질층(5)을 패터닝한다.Referring to FIG. 1C, the first insulating material layer 5 is patterned by photolithography such that the first insulating material layer 5 remains on the first metal layer 4 including the contact hole.
도 1d를 참조하면, 잔류한 제 1 절연물질층(5) 표면과 제 1 금속층(4) 상에 스토리지전극의 일부를 이루는 제 2 금속층(6)을 CVD 방법으로 증착하여 형성한다. 이때 제 2 금속층(6)은 캐패시터 스토리지전극의 필라(pillar) 부위를 형성하기 위하여 형성한다.Referring to FIG. 1D, a second metal layer 6 constituting a part of a storage electrode is formed on the remaining surface of the first insulating material layer 5 and the first metal layer 4 by CVD. In this case, the second metal layer 6 is formed to form pillar portions of the capacitor storage electrodes.
도 1e를 참조하면, 제 2 금속층(6)을 절연막(1) 및 잔류한 절연물질층(5)의 표면이 노출되도록 에치백하여 잔류한 제 1 금속층(4) 및 절연물질층(5)의 측면에 측벽 형태의 제 2 금속층(6)을 잔류시킨다. 상기에서 잔류한 제 1 및 제 2 금속층(4,6)은 접촉되어 전기적으로 연결되어 스토리지전극이 된다. 그러므로, 스토리지전극의 표면적이 증가되어 축전용량이 증가된다.Referring to FIG. 1E, the second metal layer 6 is etched back to expose the surfaces of the insulating film 1 and the remaining insulating material layer 5, so that the remaining first metal layer 4 and the insulating material layer 5 are removed. The second metal layer 6 in the form of a side wall is left on the side. The remaining first and second metal layers 4 and 6 are contacted and electrically connected to each other to form a storage electrode. Therefore, the surface area of the storage electrode is increased to increase the capacitance.
도 1f 를 참조하면, 잔류한 절연물질층(5)을 제거하여 스토리지 전극(4, 6)의 표면을 노출시킨다.Referring to FIG. 1F, the remaining insulating material layer 5 is removed to expose the surfaces of the storage electrodes 4 and 6.
이후 도시되지는 아니하였으나, 스토리지전극의 표면에 유전막을 형성하고, 이 유전막 상에 금속층 또는 불순물이 도핑된 다결정실리콘층을 증착하여 플레이트전극을 형성한다.Although not shown, a dielectric film is formed on the surface of the storage electrode, and a metal layer or a polycrystalline silicon layer doped with impurities is deposited on the dielectric film to form a plate electrode.
그러나, 상술한 종래의 캐패시터 제조방법은 엠아이엠 캐패시터의 하부전극인 스토리지전극을 형성하기 위하여 적절한 마스크를 이용한 포토리쏘그래피 방법으로 스토리지전극을 패터닝하지만 그 측면 부위에 식각잔유물(residue)이 생성되고, 또한 식각으로 형성할 수 있는 스토리지전극의 높이 한계 때문에 실제 소자제조에 적용하기 곤란한 문제점이 있다.However, in the above-described conventional capacitor manufacturing method, the storage electrode is patterned by a photolithography method using an appropriate mask to form the storage electrode that is the lower electrode of the M capacitor, but an etching residue is generated on the side portion thereof. In addition, there is a problem that it is difficult to apply to the actual device manufacturing due to the height limit of the storage electrode that can be formed by etching.
따라서, 본 발명의 목적은 캐패시터의 하부전극인 스토리지 전극이 실린더형인 경우 스토리지전극 형성시 식각되는 하부물질층을 미리 형성된 스토리지전극에 재증착되게 하므로서 그 프로필의 상부인 실린더 형태의 필라를 더욱 높게 형성하여 캐패시터의 정전용량을 증가시키도록 한 반도체장치의 실린더형 캐패시터 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to form a cylinder-shaped pillar, which is the upper part of the profile, by re-depositing a lower material layer to be etched when the storage electrode is formed when the storage electrode as the lower electrode of the capacitor is cylindrical. The present invention provides a method of manufacturing a cylindrical capacitor of a semiconductor device to increase the capacitance of the capacitor.
상술한 목적을 위하여 본 발명에 따른 반도체장치의 캐패시터 제조방법은 제 1 도전형의 기판 상에 제 2 도전형의 불순물영역을 형성하고 기판 상에 불순물영역을 노출시키는 접촉구를 갖는 절연막을 형성하는 단계와, 접촉구내에 도전성물질로 플러그를 형성하는 단계와, 플러그 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 식각이 용이한 물질로 스토리지전극을 정의하는 식각패턴을 형성하는 단계와, 식각패턴으로 보호되지 아니하는 부위의 상기 제 1 도전층을 건식식각으로 제거하여 식각패턴의 측면에 식각되는 제 1 도전층의 일부로 이루어지는 제 2 도전층을 형성하는 단계와, 식각패턴을 제거하는 단계와, 노출된 제 1 도전층 및 제 2 도전층의 표면에 유전막을 형성하는 단계와, 유전막 위에 플레이트전극을 형성하는 단계를 포함하여 이루어진다.The capacitor manufacturing method of the semiconductor device according to the present invention for the above-mentioned object is to form an insulating film having a contact hole for forming an impurity region of the second conductivity type on the substrate of the first conductivity type and exposing the impurity region on the substrate. Forming a plug with a conductive material in the contact hole; forming a first conductive layer on the plug; and forming an etching pattern defining a storage electrode with a material that is easily etched on the first conductive layer. And removing the first conductive layer of the portion not protected by the etching pattern by dry etching to form a second conductive layer formed of a part of the first conductive layer which is etched on the side of the etching pattern, and removing the etching pattern. Forming a dielectric film on the exposed surfaces of the first conductive layer and the second conductive layer, and forming a plate electrode on the dielectric film. Is done.
또 다른 목적을 위하여 본 발명은 제 1 도전형의 기판 상에 제 2 도전형의 불순물영역을 형성하고 기판 상에 불순물영역을 노출시키는 접촉구를 갖는 절연막을 형성하는 단계와, 접촉구내에 도전성물질로 플러그를 형성하는 단계와, 플러그 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 식각이 용이한 물질로 물질층을 형성하는 단계와, 물질층 위에 제 2 도전층을 형성하는 단계와, 제 2 도전층 위에 마스크패턴을 형성하여 제 2 도전층을 접촉구 상부 주위에만 잔류시키는 단계와, 마스크패턴으로 보호되지 아니하는 부위의 물질층을 제거하는 단계와, 마스크패턴으로 보호되지 아니하는 부위의 제 1 도전층을 건식식각으로 제거하여 잔류한 물질층의 측면에 식각되는 제 1 도전층의 일부로 이루어지는 제 3 도전층을 형성하는 단계와, 마스크패턴과 잔류한 물질층을 제거하는 단계와, 노출된 제 1 도전층과 제 2 도전층 그리고 제 3 도전층의 표면에 유전막을 형성하는 단계와, 유전막 위에 플레이트전극을 형성하는 단계를 포함하여 이루어진다.Another object of the present invention is to form an insulating film having a contact hole for forming an impurity region of a second conductivity type on a substrate of a first conductivity type and exposing an impurity region on a substrate; Forming a furnace plug, forming a first conductive layer on the plug, forming a material layer of an easily etched material on the first conductive layer, and forming a second conductive layer on the material layer. Forming a mask pattern on the second conductive layer to leave the second conductive layer only around the upper portion of the contact hole; removing a material layer in a portion not protected by the mask pattern; Removing the first conductive layer at the site by dry etching to form a third conductive layer comprising a part of the first conductive layer etched on the side of the remaining material layer; And removing the residual layer of material, it comprises the steps of forming a plate electrode on the dielectric to form a dielectric layer on the surface of the exposed first conductive layer and the second conductive layer and the third conductive layer.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도1A to 1F are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to the prior art.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체장치의 캐패시터 제조공정 단면도2A to 2E are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to a first embodiment of the present invention.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 반도체장치의 캐패시터 제조공정 단면도3A to 3F are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to a second embodiment of the present invention.
본 발명은 고집적 메모리소자의 캐패시터 형성방법에 관한 것으로서 하부전극형성시 식각되는 스토리지전극 형성물질을 미리 형성된 스토리지 노드에 재증착시키므로서 높이가 높은 스토리지전극 구조를 용이하게 형성시키는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a capacitor of a highly integrated memory device, and more particularly, to a method of easily forming a storage electrode structure having a high height by redepositing a storage electrode forming material that is etched when forming a lower electrode to a preformed storage node.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체장치의 캐패시터 제조공정 단면도이다.2A to 2E are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to a first embodiment of the present invention.
도 2a를 참조하면, P형의 반도체기판(20) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(200)을 형성한다. 그리고, 반도체기판 상에 층간절연막으로 절연막(21)을 형성하고 그 위에 마스크층인 포토레지스트층(도시안함)을 도포하여 형성한다. 이 절연막(21)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 포토레지스트패턴을 식각마스크로 이용하여 제거하여 불순물영역(200)을 노출시키는 콘택홀을 형성한다. 포토레지스트패턴을 제거한 다음, 콘택홀을 충분히 매립하도록 절연막(21) 상에 불순물이 도핑된 다결정실리콘층(22)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.Referring to FIG. 2A, an impurity region 200 which is used as a source and a drain region is formed on the P-type semiconductor substrate 20 by doping N-type impurities such as an asic (As) or phosphorus (P) at a high concentration. do. An insulating film 21 is formed on the semiconductor substrate with an interlayer insulating film, and a photoresist layer (not shown) which is a mask layer is formed thereon. A predetermined portion of the insulating film 21 is removed using a photolithography method as an etch mask to form a contact hole exposing the impurity region 200. After removing the photoresist pattern, a polysilicon layer 22 doped with impurities on the insulating film 21 is deposited by chemical vapor deposition (hereinafter, referred to as CVD) to sufficiently fill the contact holes.
그리고, 다결정실리콘층(22)에 에치백이나 씨엠피(CMP)공정을 실시하여 기판 표면을 평탄화시키기 위한 잔류한 다결정실리콘층으로 이루어진 콘택플러그(contact plug, 22)를 형성한다. 이때, 콘택플러그(22)는 콘택홀 상부 일부가 노출되도록 형성할 수 있다.The polysilicon layer 22 is subjected to an etch back or CMP process to form a contact plug 22 made of the remaining polysilicon layer to planarize the substrate surface. In this case, the contact plug 22 may be formed to expose a portion of the upper contact hole.
그 다음, 콘택플러그(22)와 스토리지전극 형성물질과의 확산반응 등이 발생하는 것을 방지하기 위하여 콘택플러그(22) 위에 배리어층(23)을 형성한다. 이때, 배리어층(3)은 TiN, Ti-Si-N, Ti-Al-N 등을 사용하며, 이러한 배리어층(23)이 콘택홀내에 리세스(recess)된 구조로 형성할 수 있다.Next, a barrier layer 23 is formed on the contact plug 22 to prevent a diffusion reaction between the contact plug 22 and the storage electrode forming material. In this case, the barrier layer 3 uses TiN, Ti-Si-N, Ti-Al-N, or the like, and the barrier layer 23 may be formed in a recessed structure in the contact hole.
도 2b를 참조하면, 배리어층(23)을 포함하는 절연막(21) 위에 스토리지전극 형성용 제 1 금속층(24)으로 Pt, Ru, Ir 등을 증착하여 형성한다.Referring to FIG. 2B, Pt, Ru, Ir, and the like are deposited on the insulating layer 21 including the barrier layer 23 by the first metal layer 24 for forming the storage electrode.
제 1 금속층(24) 상에 산화막과 같이 식각이 용이한 물질을 사용하여 제 1 물질층(25)을 두껍게 증착한다.The first material layer 25 is thickly deposited on the first metal layer 24 using a material that is easily etched, such as an oxide film.
도 2c를 참조하면, 콘택홀 부위를 포함하는 제 1 금속층(24)의 상부에 제 1 물질층(25)이 남도록 포토리쏘그래피 방법으로 제 1 물질층(25)을 패터닝하기 위한 식각마스크층(26)을 포토레지스트로 형성한 다음 패터닝하여 식각마스크층(26)으로 보호되지 아니하는 부위의 제 1 물질층(25)을 제거한다.Referring to FIG. 2C, an etching mask layer for patterning the first material layer 25 by a photolithography method so that the first material layer 25 remains on the first metal layer 24 including the contact hole region. 26 is formed of photoresist and then patterned to remove the first material layer 25 at the portion not protected by the etch mask layer 26.
도 2d를 참조하면, 잔류한 제 1 물질층(25)을 식각마스크로 이용하여 제 1 금속층(24)을 패터닝하여 스토리지전극(24, 27)을 형성한다. 이때, 노출되는 절연막(21)의 표면 일부 역시 식각되도록 과도식각을 실시하여 이웃한 스토리지전극간의 격리를 보장한다. 이는 소자의 집적도가 증가함에 따라 스토리지전극간의 간격이 급속히 감소하므로 식각되는 스토리지전극 물질은 쉽게 제 1 물질층(25)의 측면에 재증착되어 제 2 금속층(27)을 형성하기 때문이다. 그리고 과도식각되는 절연막(21)의 일부는 다시 제 2 금속층(27)의 측면에 재증착되어 측벽(28)을 형성한다. 이때, 과도식각 때문에 제 2 금속층(27) 위에 재증착되어 형성되는 측벽(28)은 식각기체를 적절하게 조절하여 재증착된 측벽(28)을 제거할 수 있다. 그 다음, 식각마스크층(26)을 제거한다.Referring to FIG. 2D, the first metal layer 24 is patterned using the remaining first material layer 25 as an etching mask to form storage electrodes 24 and 27. At this time, a portion of the surface of the exposed insulating film 21 is also etched so as to etch to ensure isolation between neighboring storage electrodes. This is because the gap between the storage electrodes decreases rapidly as the degree of integration of the device increases, so that the storage electrode material to be etched is easily redeposited on the side of the first material layer 25 to form the second metal layer 27. A portion of the insulating layer 21 which is excessively etched again is redeposited on the side of the second metal layer 27 to form the sidewall 28. In this case, the sidewall 28 formed by redepositing on the second metal layer 27 due to the excessive etching may remove the redeposited sidewall 28 by appropriately adjusting the etching gas. Next, the etching mask layer 26 is removed.
도 2e를 참조하면, 측벽(28)과 제 1 물질층(25)을 습식식각으로 제거하여 스토리지전극(27, 24)의 표면을 노출시킨다.Referring to FIG. 2E, the sidewalls 28 and the first material layer 25 are removed by wet etching to expose the surfaces of the storage electrodes 27 and 24.
이후, 도시되지는 아니하였으나, 스토리지전극(24,27)의 노출된 표면에 유전막을 형성하고, 이 유전막 상에 금속층 또는 불순물이 도핑된 다결정실리콘층을 증착하여 플레이트전극을 형성한다.Subsequently, although not shown, a dielectric film is formed on the exposed surfaces of the storage electrodes 24 and 27, and a metal layer or a polysilicon layer doped with impurities is deposited on the dielectric film to form a plate electrode.
따라서, 식각이 용이한 물질로 스토리지전극의 형태를 형성하므로 스토리지전극 높이 제한이 극복되고 식각각도를 크게 할 수 있으므로 유효면적을 더욱 증가시킨다.Therefore, since the storage electrode is formed of an easy-to-etch material, the height limitation of the storage electrode can be overcome and the etching angle can be increased, thereby increasing the effective area.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 반도체장치의 캐패시터 제조공정 단면도이다.3A to 3F are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to a second embodiment of the present invention.
도 3a를 참조하면, P형의 반도체기판(30) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(300)을 형성한다. 그리고, 반도체기판 상에 층간절연막으로 절연막(31)을 형성하고 그 위에 마스크층인 포토레지스트층(도시안함)을 도포하여 형성한다. 이 절연막(31)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 포토레지스트패턴을 식각마스크로 이용하여 제거하여 불순물영역(300)을 노출시키는 콘택홀을 형성한다. 포토레지스트패턴을 제거한 다음, 콘택홀을 충분히 매립하도록 절연막(31) 상에 불순물이 도핑된 다결정실리콘층(32)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.Referring to FIG. 3A, an impurity region 300 that is used as a source and a drain region is formed on the P-type semiconductor substrate 30 by doping N-type impurities such as acene or phosphorus (P) at a high concentration. do. Then, an insulating film 31 is formed on the semiconductor substrate with an interlayer insulating film, and a photoresist layer (not shown) which is a mask layer is formed thereon. A predetermined portion of the insulating layer 31 is removed using a photolithography method as an etching mask to form a contact hole exposing the impurity region 300. After removing the photoresist pattern, a polysilicon layer 32 doped with impurities on the insulating layer 31 is deposited by chemical vapor deposition (hereinafter, referred to as CVD) so as to sufficiently fill the contact holes.
그리고, 다결정실리콘층(32)에 에치백이나 씨엠피(CMP)공정을 실시하여 기판 표면을 평탄화시키기 위한 잔류한 다결정실리콘층으로 이루어진 콘택플러그(contact plug, 32)를 형성한다. 이때, 콘택플러그(32)는 콘택홀 상부 일부가 노출되도록 형성할 수 있다.The polysilicon layer 32 is subjected to an etch back or CMP process to form a contact plug 32 composed of the remaining polysilicon layer for planarizing the substrate surface. In this case, the contact plug 32 may be formed to expose a portion of the upper portion of the contact hole.
그 다음, 콘택플러그(32)와 스토리지전극 형성물질과의 확산반응 등이 발생하는 것을 방지하기 위하여 콘택플러그(32) 위에 배리어층(33)을 형성한다. 이때, 배리어층(33)은 TiN, Ti-Si-N, Ti-Al-N 등을 사용하며, 이러한 배리어층(33)이 콘택홀내에 리세스(recess)된 구조로 형성할 수 있다.Next, a barrier layer 33 is formed on the contact plug 32 to prevent a diffusion reaction between the contact plug 32 and the storage electrode forming material. In this case, the barrier layer 33 may be formed of TiN, Ti-Si-N, Ti-Al-N, or the like, and the barrier layer 33 may be formed in a recessed structure in the contact hole.
도 3b를 참조하면, 배리어층(23)을 포함하는 절연막(31) 위에 스토리지전극 형성용 제 1 금속층(34)으로 Pt, Ru, Ir 등을 증착하여 형성한다.Referring to FIG. 3B, Pt, Ru, Ir, and the like are formed by depositing the first metal layer 34 for forming the storage electrode on the insulating layer 31 including the barrier layer 23.
제 1 금속층(34) 상에 산화막과 같이 식각이 용이한 물질을 사용하여 제 1 물질층(35)을 두껍게 증착한다.The first material layer 35 is thickly deposited on the first metal layer 34 using a material that is easily etched, such as an oxide film.
그리고, 제 1 물질층(35) 위에 제 1 금속층(35)과 같은 도전물질로 제 2 금속층(36)을 증착하여 형성한다.The second metal layer 36 is formed by depositing a conductive material such as the first metal layer 35 on the first material layer 35.
도 3c를 참조하면, 제 2 금속층(36) 위에 포토레지스트를 도포한 다음 콘택홀 상부 및 그 주위에 위치하는 포토레지스트만을 잔류시켜 포토레지스트패턴(37)을 형성한다.Referring to FIG. 3C, after the photoresist is applied on the second metal layer 36, only the photoresist positioned above and around the contact hole is left to form the photoresist pattern 37.
그리고, 포토레지스트패턴(37)을 식각마스크로 이용하는 식각공정을 실시하여 이로 부터 보호되지 아니하는 부위의 제 2 금속층을 제거하여 스토리지전극의 상부(36)를 패터닝한다.Then, an etching process using the photoresist pattern 37 as an etching mask is performed to remove the second metal layer that is not protected from the pattern, thereby patterning the upper portion 36 of the storage electrode.
도 3d를 참조하면, 포토레지스트패턴(37)을 다시 식각마스크층으로 이용하여 이로 부터 보호되지 아니하는 부위의 제 1 물질층(35)을 제거한다.Referring to FIG. 3D, the photoresist pattern 37 is used as an etch mask layer again to remove the first material layer 35 of the portion that is not protected therefrom.
도 3e를 참조하면, 잔류한 포토레지스트패턴(37)을 식각마스크로 이용하여 제 1 금속층(34)을 패터닝하여 스토리지전극(34, 38, 36)을 형성한다. 그리고 노출되는 절연막(31)의 표면 일부 역시 식각되도록 과도식각을 실시하여 이웃한 스토리지전극간의 격리를 보장한다. 이는 소자의 집적도가 증가함에 따라 스토리지전극간의 간격이 급속히 감소하므로 식각되는 스토리지전극 물질은 쉽게 제 1 물질층(35)의 측면에 재증착되어 제 3 금속층(38)을 형성하기 때문이다. 그리고 과도식각되는 절연막(31)의 일부는 다시 제 3 금속층(38)의 측면에 재증착되어 측벽(39)을 형성한다. 이때, 과도식각 때문에 제 3 금속층(38) 위에 재증착되어 형성되는 측벽(39)은 과도식각 후 식각기체를 적절하게 조절하여 재증착된 절연막으로 이루어진 측벽(39)을 제거할 수 있다. 그 다음, 식각마스크층(37)을 제거한다.Referring to FIG. 3E, the first metal layer 34 is patterned using the remaining photoresist pattern 37 as an etching mask to form storage electrodes 34, 38, and 36. In addition, a portion of the surface of the exposed insulating layer 31 is also etched so as to be etched to ensure isolation between neighboring storage electrodes. This is because the storage electrode material to be etched is easily redeposited on the side of the first material layer 35 to form the third metal layer 38 because the gap between the storage electrodes is rapidly reduced as the integration degree of the device increases. A portion of the insulating layer 31 which is excessively etched again is redeposited on the side of the third metal layer 38 to form the sidewall 39. In this case, the sidewalls 39 formed by redepositing on the third metal layer 38 due to the excessive etching may remove the sidewalls 39 made of the redeposited insulating layer by appropriately adjusting the etching gas after the excessive etching. Next, the etching mask layer 37 is removed.
도 3f를 참조하면, 측벽(39)과 제 1 물질층(35)을 습식식각으로 제거하여 스토리지전극(36, 38, 34)의 표면을 노출시킨다.Referring to FIG. 3F, the sidewalls 39 and the first material layer 35 are removed by wet etching to expose the surfaces of the storage electrodes 36, 38, and 34.
이후, 도시되지는 아니하였으나, 스토리지전극의 노출된 표면에 유전막을 형성하고, 이 유전막 상에 금속층 또는 불순물이 도핑된 다결정실리콘층을 증착하여 플레이트전극을 형성한다.Subsequently, although not shown, a dielectric film is formed on the exposed surface of the storage electrode, and a metal layer or a polysilicon layer doped with impurities is deposited on the dielectric film to form a plate electrode.
따라서, 식각이 용이한 물질로 스토리지전극의 형태를 형성하므로 스토리지전극 높이 제한이 극복되고 식각각도를 크게 할 수 있으므로 유효면적을 더욱 증가시킨다. 더우기, 캐패시터전극의 상부에 새로운 평면 형태의 전극이 추가되어 유효면적이 더욱 증가한다.Therefore, since the storage electrode is formed of an easy-to-etch material, the height limitation of the storage electrode can be overcome and the etching angle can be increased, thereby increasing the effective area. Moreover, a new planar electrode is added on top of the capacitor electrode to further increase the effective area.
따라서, 본 발명은 식각이 용이한 물질로 스토리지전극의 형태를 형성하므로 스토리지전극 높이 제한이 극복되고 식각각도를 크게 할 수 있으므로 유효면적을 더욱 증가시키고, 특히, 제 2 실시예에서 캐패시터전극의 상부에 새로운 평면 형태의 전극이 추가되어 유효면적이 더욱 증가하는 장점이 있다.Therefore, since the present invention forms a shape of the storage electrode with a material that is easily etched, the storage electrode height limitation can be overcome and the etching angle can be increased, thereby further increasing the effective area. In particular, in the second embodiment, the upper portion of the capacitor electrode A new planar electrode is added to the board, which increases the effective area.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0039589A KR100480903B1 (en) | 1998-09-24 | 1998-09-24 | Method for manufacturing capacitor of semiconductor devicde |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0039589A KR100480903B1 (en) | 1998-09-24 | 1998-09-24 | Method for manufacturing capacitor of semiconductor devicde |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000020808A true KR20000020808A (en) | 2000-04-15 |
| KR100480903B1 KR100480903B1 (en) | 2005-07-11 |
Family
ID=19551716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0039589A KR100480903B1 (en) | 1998-09-24 | 1998-09-24 | Method for manufacturing capacitor of semiconductor devicde |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100480903B1 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130873A (en) * | 1993-11-01 | 1995-05-19 | Nec Corp | Manufacture of semiconductor device |
| KR100199350B1 (en) * | 1995-06-24 | 1999-06-15 | 김영환 | Method for forming electrode of capacitor |
| KR970054009A (en) * | 1995-12-16 | 1997-07-31 | 김주용 | Capacitor Manufacturing Method of Semiconductor Device |
| KR100215854B1 (en) * | 1996-08-21 | 1999-08-16 | 구본준 | Fabrication process of semiconductor capacitor |
-
1998
- 1998-09-24 KR KR10-1998-0039589A patent/KR100480903B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100480903B1 (en) | 2005-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7329917B2 (en) | Permeable capacitor electrode | |
| US7452769B2 (en) | Semiconductor device including an improved capacitor and method for manufacturing the same | |
| KR19980064364A (en) | Self-aligned multi-crown storage capacitors and method of forming the same | |
| US11152368B2 (en) | Semiconductor device including storage node electrode having filler and method for manufacturing the same | |
| KR20040078828A (en) | Method for forming capacitor in semiconductor device | |
| KR100534100B1 (en) | Methods of fabricating a semiconductor device by exposing upper sidewall of contact plug to form a charge storage electrode | |
| KR19980020386A (en) | Capacitor Formation Method of Semiconductor Device | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| KR100356826B1 (en) | Semiconductor device and fabricating method thereof | |
| KR100480903B1 (en) | Method for manufacturing capacitor of semiconductor devicde | |
| KR100520223B1 (en) | Method for manufacturing semiconductor device and structure thereof | |
| KR100291414B1 (en) | Capacitor of semiconductor device and manufacturing method thereof | |
| KR100576825B1 (en) | Semiconductor device having an isolation pattern in an interlayer insulating layer between capacitor contact plugs and methods of fabricating the same | |
| CN113130495B (en) | Semiconductor device and method of forming the same | |
| KR100269625B1 (en) | Method of fabricating capacitor | |
| KR100955263B1 (en) | Fabricating method of semiconductor device | |
| KR100266020B1 (en) | Capacitor and method of fabricating the same | |
| KR100196223B1 (en) | Manufacturing method of capacitor | |
| JP2003007855A (en) | Semiconductor device and manufacturing method thereof | |
| KR20010019176A (en) | Method for forming capacitor | |
| JP2000101046A (en) | Capacitor arranged on carrier in semiconductor device and manufacture thereof | |
| KR20120005336A (en) | Method for fabricating capacitor in semiconductor device | |
| KR19990069417A (en) | Capacitor Manufacturing Method | |
| KR20050073040A (en) | Method for forming capacitor of semiconductor device | |
| KR20000020371A (en) | Capacitor and method for manufacturing thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |