KR20040009246A - Method of manufacturing capacitor in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device.
일반적으로 반도체소자를 제조하는데 있어서 디자인 룰이 감소됨에 따라 커패시터가 차지할 면적의 감소가 요구되고 있다. 따라서, 차지하는 면적 감소에 부응하며 반도체소자의 동작에 필요한 일정량의 정전용량을 확보할 수 있는 커패시터를 제공하는 데 많은 어려움이 발생하고 있다.In general, as the design rule decreases in manufacturing a semiconductor device, a reduction in the area occupied by a capacitor is required. Accordingly, there are many difficulties in providing a capacitor capable of securing a certain amount of capacitance required for the operation of a semiconductor device in response to a reduction in the area occupied.
이를 극복하기 위해서 커패시터의 구조를 스택(stack)형 또는실린더(cylinder)형과 같은 3차원의 입체 구조로 형성하여 커패시터의 표면적을 증가시키는 방법이 도입되고 있는데, 상술한 구조로 커패시터의 전극을 형성하기 위한 일반적인 방법은 다음과 같다.In order to overcome this problem, a method of increasing the surface area of a capacitor by forming the structure of the capacitor in a three-dimensional structure such as a stack type or a cylinder type has been introduced. The above-described structure forms an electrode of the capacitor. The general method for doing this is as follows.
매몰 콘택을 형성한 반도체기판 상에 지지층, 에치스토퍼막, 절연층인 몰드절연층을 순차적으로 형성하고 상기 매몰 콘택을 노출하도록 상기 지지층, 에치스토퍼막, 몰드절연층을 패터닝하여 콘캐이브홈(Concave home)을 형성한다. 이 콘케이브 홈에 의해 하부전극을 형성하고, 희생산화막을 형성하여 콘캐이브홈을 매립한다. 콘캐이브홈이 매립되면 희생산화막을 평탄화하고, 이 희생산화막을 식각하여 제거함으로써, 커패시터 하부전극을 형성한다.Concave grooves are formed by sequentially forming a mold insulating layer, which is a support layer, an etch stopper film, and an insulating layer, on the semiconductor substrate on which the buried contact is formed, and patterning the support layer, the etch stopper film, and the mold insulating layer to expose the buried contact. form a home). The concave groove is used to form a lower electrode, and a sacrificial oxide film is formed to fill the concave groove. When the concave groove is buried, the sacrificial oxide film is planarized, and the sacrificial oxide film is etched and removed to form a capacitor lower electrode.
이렇게 형성된 커패시터 하부전극에 유전막, 상부전극을 순차적으로 형성하여 반도체소자의 커패시터를 형성한다.The dielectric film and the upper electrode are sequentially formed on the capacitor lower electrode thus formed to form a capacitor of the semiconductor device.
그러나 최근 들어 커패시터의 전극의 표면적을 증가시키기 위해서 커패시터의 하부전극의 높이가 증가되고 있고, 또 디자인 룰의 감소에 따라 커패시터의 하부전극의 두께도 얇아지고 있는데, 이러한 높고 얇은 하부전극은 상기 콘캐이브 홈의 몰드절연층을 제거하는 식각을 수행하고 나면 쓰러짐, 붙음 등의 변형 현상이 발생하게 되는 문제점이 있다.However, in recent years, the height of the lower electrode of the capacitor has been increased to increase the surface area of the electrode of the capacitor, and as the design rule decreases, the thickness of the lower electrode of the capacitor has also become thinner. After etching to remove the mold insulation layer of the groove, there is a problem that deformation phenomenon such as collapse, sticking occurs.
또, 상기 커패시터 하부전극을 형성하기 위해 희생산화막을 습식식각하는 과정에서 습식식각액이 상술한 지지층, 절연층인 몰드절연층에 침투하여 이를 손상시키게 되는 문제점이 있다.In addition, in the process of wet etching the sacrificial oxide film to form the capacitor lower electrode, the wet etchant penetrates into the above-described support layer and the mold insulation layer, which is an insulating layer, thereby damaging it.
본 발명이 이루고자 하는 기술적 과제는 개선된 반도체소자의 커패시터 제조방법을 제공함에 있다.An object of the present invention is to provide an improved method of manufacturing a capacitor of a semiconductor device.
본 발명이 이루고자 하는 또 다른 기술적 과제는 커패시터 하부전극을 변형시키는 현상을 방지할 수 있도록 하는 커패시터 제조방법을 제공함에 있다.Another technical problem to be achieved by the present invention is to provide a method of manufacturing a capacitor to prevent the phenomenon of deforming the capacitor lower electrode.
본 발명이 이루고자 하는 또 다른 기술적 과제는 커패시터 하부전극의 손상을 방지할 수 있도록 하는 커패시터 제조방법을 제공함에 있다.Another technical problem to be achieved by the present invention is to provide a method of manufacturing a capacitor to prevent damage to the capacitor lower electrode.
도 1 내지 도 6 은 본 발명의 제1 실시 예에 따른 반도체소자의 커패시터 제조방법을 도시한 공정순서도이다.1 to 6 are process flowcharts illustrating a method of manufacturing a capacitor of a semiconductor device according to a first embodiment of the present invention.
도 7 내지 도 9는 본 발명의 제2 실시 예에 따른 반도체소자의 커패시터 제조방법을 도시한 공정순서도이다.7 to 9 are process flowcharts illustrating a method of manufacturing a capacitor of a semiconductor device according to a second exemplary embodiment of the present invention.
상기 목적을 달성하기 위하여 본 발명에서는 매몰 콘택이 형성된 반도체기판 상에 제1 버퍼층, 몰드절연층, 제1 하부전극및 제2 버퍼층을 순차적으로 형성한 후 콘케이브 홈을 형성하는 단계; 상기 콘케이브 홈의 몰드절연층 측면에 제2 하부전극을 형성하고 매몰 콘택을 노출시키는 단계; 상기 제2 하부전극 및 노출된 상기 메몰 콘택에 유전층 및 제1 상부전극을 형성하는 단계; 및 상기 유전층과 제1 상부전극을 식각하여 매몰 콘택을 노출시키고, 그 상부에 제2 상부전극을 형성하는 단계;로 이루어진다.In order to achieve the above object, the present invention includes the steps of sequentially forming a first buffer layer, a mold insulating layer, a first lower electrode and a second buffer layer on a semiconductor substrate having a buried contact and then forming a concave groove; Forming a second lower electrode on a side of the mold insulating layer of the concave groove and exposing a buried contact; Forming a dielectric layer and a first upper electrode on the second lower electrode and the exposed recess contact; And etching the dielectric layer and the first upper electrode to expose a buried contact, and forming a second upper electrode thereon.
또, 본 발명은 매몰 콘택이 형성된 반도체기판 상에 제1 버퍼층, 몰드절연층, 제1 하부전극및 제2 버퍼층을 순차적으로 형성한 후 콘케이브 홈을 형성하는 단계; 상기 콘케이브 홈의 몰드절연층 측면에 제2 하부전극을 형성하고 매몰 콘택을 노출시키는 단계; 상기 제2 하부전극 및 노출된 상기 메몰 콘택에 유전층 및제1 상부전극을 형성하는 단계; 상기 제1 상부전극의 상부에 실린더형 하부전극을 형성하는 단계; 및 상기 실린더형 하부전극 상에 실린더형 유전막 및 실린더형 상부전극을 형성하는 단계로 이루어진다.In addition, the present invention comprises the steps of sequentially forming a first buffer layer, a mold insulating layer, a first lower electrode and a second buffer layer on a semiconductor substrate formed with a buried contact and then forming a concave groove; Forming a second lower electrode on a side of the mold insulating layer of the concave groove and exposing a buried contact; Forming a dielectric layer and a first upper electrode on the second lower electrode and the exposed recess contact; Forming a cylindrical lower electrode on the first upper electrode; And forming a cylindrical dielectric layer and a cylindrical upper electrode on the cylindrical lower electrode.
이때, 상술한 제1 버퍼층(14)은 SiN과 같은 물질로 이루어지는 것이 바람직하고, 제2 버퍼층(20)은 SiO2나 Al2O3와 같은 물질로 이루어지는 것이 바람직하다.At this time, it is preferable that the above-mentioned first buffer layer 14 is made of a material such as SiN, and the second buffer layer 20 is preferably made of a material such as SiO 2 or Al 2 O 3.
또, 상술한 제1 하부전극(18), 제2 하부전극(22), 제1 상부전극(26a), 제2 상부전극(26b), 실린더형 하부전극(28), 실린더형 상부전극(32)는 각각 Ru, Pt, TiN, TaN, WN 중 어느 하나 또는 조합으로 이루어지는 것이 바람직하다.In addition, the first lower electrode 18, the second lower electrode 22, the first upper electrode 26a, the second upper electrode 26b, the cylindrical lower electrode 28, and the cylindrical upper electrode 32 described above. ) Preferably consists of any one or a combination of Ru, Pt, TiN, TaN, and WN.
도 1 내지 도 6 은 본 발명의 제1 실시 예에 따른 반도체소자의 커패시터 제조방법을 도시한 공정순서도이다.1 to 6 are process flowcharts illustrating a method of manufacturing a capacitor of a semiconductor device according to a first embodiment of the present invention.
도 7 내지 도 9는 본 발명의 제2 실시 예에 따른 반도체소자의 커패시터 제조방법을 도시한 공정순서도이다.7 to 9 are process flowcharts illustrating a method of manufacturing a capacitor of a semiconductor device according to a second exemplary embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시 예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 1 내지 도 6 은 본 발명의 제1 실시 예에 따른 반도체소자의 커패시터 제조방법을 도시한 공정순서도로써, 스택형 커패시터의 제조방법에 관한 것이다.1 to 6 are process flowcharts illustrating a method of manufacturing a capacitor of a semiconductor device according to a first embodiment of the present invention, and relates to a method of manufacturing a stacked capacitor.
도 1은 매몰 콘택이 형성된 반도체기판 상에 제1 버퍼층(buffer layer;14), 몰드 절연층(mold layer;16), 제1 하부전극(18) 및 제2 버퍼층(20)을 형성한 후 콘케이브홈을 형성하는 단계이다.FIG. 1 illustrates a cone after forming a first buffer layer 14, a mold insulating layer 16, a first lower electrode 18, and a second buffer layer 20 on a semiconductor substrate on which a buried contact is formed. Forming a cave groove.
구체적으로, 반도체기판(10)상에 반도체 기판의 활성영역에 전기적으로 연결되는 매몰 콘택(Buried contact, 12)을 제1 절연층(11)을 개재하여 형성한다. 예를 들어 제1 절연층(11)을 형성한 후, 상기 제1 절연층(11)을 관통하는 콘택홀을 형성한 후, 이 콘택홀을 채워 매몰 콘택(12)을 형성한다. 다음에, 이러한 매몰 콘택(12)을 덮는 제1 버퍼층(14), 몰드 절연층(16), 제1 하부전극(18) 및 제2 버퍼층(20)을 제1 절연층(11)상에 형성한다. 이 때, 제1 버퍼층 (14) 및 제2 버퍼층(20)은 이후의 식각공정에 따른 손실을 방지하기 위한 식각방지막으로써의 역할과, 후속공정에서 생성되는 상부전극과 상기 매몰 콘택(12)을 절연시키는 역할을 동시에 수행하게 된다. 또, 몰드 절연층(16)은 커패시터의 전극 형성을 위해서 도입되는 절연층이므로, 실리콘 산화물과 같은 절연 물질로 형성될 수 있다. 또, 제1 하부전극(18)은 도전물질, 예컨대 도전성 폴리실리콘 및 금속물질 또는 이러한 금속물질의 산화물 등과 같은 도전성 금속 산화물 등의 도전 물질을 형성한다. 이와 같이 형성된 제1 버퍼층(14), 몰드 절연층(16) 및 제1 하부전극(18)을 사진 식각 공정 등으로 패터닝하여 하부의 매몰 콘택(12)을 노출하도록 콘캐이브 홈(Concove home)을 형성한다.In detail, a buried contact 12 electrically connected to the active region of the semiconductor substrate is formed on the semiconductor substrate 10 through the first insulating layer 11. For example, after the first insulating layer 11 is formed, a contact hole penetrating through the first insulating layer 11 is formed, and then the buried contact 12 is formed by filling the contact hole. Next, a first buffer layer 14, a mold insulating layer 16, a first lower electrode 18, and a second buffer layer 20 covering the buried contact 12 are formed on the first insulating layer 11. do. At this time, the first buffer layer 14 and the second buffer layer 20 serve as an etch stop layer to prevent the loss due to the subsequent etching process, and the upper electrode and the buried contact 12 generated in a subsequent process. Insulating is performed at the same time. In addition, since the mold insulating layer 16 is an insulating layer introduced to form an electrode of the capacitor, the mold insulating layer 16 may be formed of an insulating material such as silicon oxide. In addition, the first lower electrode 18 forms a conductive material such as a conductive material such as conductive polysilicon and a metal material or a conductive metal oxide such as an oxide of the metal material. The first buffer layer 14, the mold insulating layer 16, and the first lower electrode 18 may be patterned by a photolithography process to expose the concave groove 12 to expose the lower buried contact 12. Form.
도 2는 상기 몰드절연층(16) 측면에 제2 하부전극(22)을 형성하고 매몰 콘택을 노출시키는 단계를 나타낸다.2 illustrates forming a second lower electrode 22 on the side surface of the mold insulating layer 16 and exposing a buried contact.
구체적으로, 상기 콘캐이브 홈의 측면에 위치한 몰드절연층(16)을 습식식각하면 상기 제2 버퍼층(20) 및 상부전극(18)보다 상기 몰드절연층(16)은 움푹 들어간 형상을 하게 된다. 이와 같이 움푹 들어간 형상의 몰드절연층(16), 제1 하부전극(18), 제2 버퍼층(20) 및 제1 버퍼층(14)의 전면에 제2 하부전극(22)을 형성한다. 다음으로 제1 하부전극(18)의 측면, 제2 버퍼층(20)의 상부 및 측면, 제1 버퍼층(14)의 상부에 형성된 제2 하부전극(22)을 식각공정을 통해 제거함으로써 제1 하부전극(18), 제2 버퍼층(20) 및 제1 버퍼층(14)을 노출한다. 이렇게 되면 움푹 들어간 몰드절연층(16)에 제2 하부전극(22)을 형성함으로써 콘캐이브홈의 측면에는 몰드절연층(16) 대신 스페이서 형태의 제2 하부전극(22)을 형성한다. 다음으로 제1 버퍼층(14)을 식각하여 상기 매몰 콘택(12)을 노출시킨다.Specifically, when the mold insulating layer 16 located on the side surface of the concave groove is wet etched, the mold insulating layer 16 may have a recessed shape than the second buffer layer 20 and the upper electrode 18. The second lower electrode 22 is formed on the entire surface of the mold insulating layer 16, the first lower electrode 18, the second buffer layer 20, and the first buffer layer 14 having the recessed shape. Next, the second lower electrode 22 formed on the side of the first lower electrode 18, the upper and side surfaces of the second buffer layer 20, and the upper portion of the first buffer layer 14 is removed by an etching process. The electrode 18, the second buffer layer 20, and the first buffer layer 14 are exposed. In this case, the second lower electrode 22 is formed in the recessed mold insulating layer 16, thereby forming the second lower electrode 22 in the form of a spacer instead of the mold insulating layer 16. Next, the first buffer layer 14 is etched to expose the buried contact 12.
도 3은 제2 하부전극(22) 및 메몰 콘택(12)에 유전층(24) 및 제1 상부전극(26a)을 형성한다.3 shows the dielectric layer 24 and the first upper electrode 26a formed on the second lower electrode 22 and the buried contact 12.
구체적으로, 상술한 바와 같이 제2 하부전극(22)이 형성된 콘캐이브홈의 측벽과 바닥을 따라 유전층(24)을 형성한다. 이 유전층(24)은 다양한 유전 물질로 형성될 수 있으며, 콘캐이브 홈을 따라 형성되는 것이 바람직하다. 상기와 같이 형성된 유전층(24) 상에 제1 상부전극(26a)을 형성한다. Specifically, as described above, the dielectric layer 24 is formed along the sidewalls and the bottom of the concave groove in which the second lower electrode 22 is formed. The dielectric layer 24 may be formed of various dielectric materials, and is preferably formed along the concave groove. The first upper electrode 26a is formed on the dielectric layer 24 formed as described above.
도 4는 상기 유전층(24)과 제1 상부전극(26a)을 식각하여 매몰 콘택(12)을 노출시키고, 그 상부에 제2 상부전극(26b)을 다시 형성한다.4, the dielectric layer 24 and the first upper electrode 26a are etched to expose the buried contact 12, and the second upper electrode 26b is formed again on the dielectric layer 24 and the first upper electrode 26a.
구체적으로, 제2 버퍼층(20) 상부에 위치한 유전층(24)과 제1 상부전극(26a)은 에치백 공정을 통해 제거하고, 콘캐이브 홈의 형상을 따라 형성된 유전층(24)과 제1 상부전극(26a)은 상기 제1 상부전극(26a)을 패턴으로 식각하여 하부의 매몰 콘택(12)을 노출하도록 한다. 이렇게 하여 하부의 매몰콘택(12)이 노출되면 제2 상부전극(26b)을 다시 형성한다.Specifically, the dielectric layer 24 and the first upper electrode 26a disposed on the second buffer layer 20 are removed through an etch back process, and the dielectric layer 24 and the first upper electrode formed along the shape of the concave groove. Reference numeral 26a may etch the first upper electrode 26a in a pattern to expose the lower buried contact 12. In this way, when the lower buried contact 12 is exposed, the second upper electrode 26b is formed again.
이상에서와 같이 제1 하부전극, 제2 하부전극을 형성한 후 몰드절연층을 그대로 둠으로써 상기 커패시터 하부전극의 변형을 방지할 수 있고 제1 버퍼층 및 제2 버퍼층을 형성함으로써 상기에 형성된 층의 손상을 방지할 수 있다.As described above, deformation of the capacitor lower electrode can be prevented by leaving the mold insulating layer as it is after forming the first lower electrode and the second lower electrode, and by forming the first buffer layer and the second buffer layer, Damage can be prevented.
본 발명에 따른 커패시터의 제조방법의 제2 실시예는 실린더형 커패시터의 제조방법으로써, 콘캐이브 홈의 측벽에 유전막(24)과 상부전극(26a)을 형성하는 단계까지 도 1 내지 도 3을 참조하여 설명한 제1 실시예의 경우와 동일하게 진행한다.A second embodiment of a method of manufacturing a capacitor according to the present invention is a method of manufacturing a cylindrical capacitor, which is referred to FIGS. 1 to 3 until the step of forming the dielectric film 24 and the upper electrode 26a on the sidewall of the concave groove. The process proceeds in the same manner as in the first embodiment described above.
도 6은 제1 실시예에서 형성된 제1 상부전극(26a)의 상부에 실린더형 하부전극(28)을 형성하는 단계이다.FIG. 6 is a step of forming a cylindrical lower electrode 28 on top of the first upper electrode 26a formed in the first embodiment.
구체적으로, 제1 상부전극(26a)의 상부에 실린더형 하부전극(28)을 콘케이브 홈 형상으로 형성하고, 그 상부에 희생산화막(미도시)를 형성하여, 상기 콘케이브 홈을 매립한다. 다음으로 상기 결과물을 평탄화하여 제2 버퍼층(20)상의 실린더형 하부전극(28) 및 희생산화막(미도시)를 제거한다. 상기 평탄화단계는 화학기계적연마방법 또는 에치백 방법을 사용하는 것이 바람직하고, 제2 버퍼층(20)은 평탄화 정지막으로 기능한다. 다음으로 콘케이브홈을 매립한 희생산화막(미도시)을 제거한다. 희생산화막(미도시)은 습식식각방법을 통해 제거하는 것이 바람직하다.Specifically, the cylindrical lower electrode 28 is formed in the shape of a concave groove on the upper portion of the first upper electrode 26a, and a sacrificial oxide film (not shown) is formed on the upper portion of the first upper electrode 26a to bury the concave groove. Next, the resultant is planarized to remove the cylindrical lower electrode 28 and the sacrificial oxide film (not shown) on the second buffer layer 20. The planarization step may be a chemical mechanical polishing method or an etch back method, and the second buffer layer 20 functions as a planarization stop film. Next, the sacrificial oxide film (not shown) filling the concave groove is removed. The sacrificial oxide film (not shown) is preferably removed by a wet etching method.
도 7은 상기 실린더형 하부전극(28)상에 실린더형 유전막(30) 및 실린더형 상부전극(32)을 형성하는 단계를 수행한다.FIG. 7 illustrates a step of forming a cylindrical dielectric layer 30 and a cylindrical upper electrode 32 on the cylindrical lower electrode 28.
구체적으로, 희생산화막(미도시)이 제거된 실린더형 하부전극(28)이 형성된 결과물 전면에 실린더형 유전막(30)을 형성하고 그 상부에 실린더형 상부전극(32)을 형성한다.Specifically, the cylindrical dielectric layer 30 is formed on the entire surface of the resultant product in which the cylindrical lower electrode 28 from which the sacrificial oxide film (not shown) is removed is formed, and the cylindrical upper electrode 32 is formed thereon.
이때, 상술한 제1 버퍼층(14)은 SiN과 같은 물질로 이루어지는 것이 바람직하고, 제2 버퍼층(20)은 SiO2나 Al2O3와 같은 물질로 이루어지는 것이 바람직하다.At this time, it is preferable that the above-mentioned first buffer layer 14 is made of a material such as SiN, and the second buffer layer 20 is preferably made of a material such as SiO 2 or Al 2 O 3.
또, 상술한 제1 하부전극(18), 제2 하부전극(22), 제1 상부전극(26a), 제2 상부전극(26b), 실린더형 하부전극(28), 실린더형 상부전극(32)는 각각 Ru,Pt,TiN,TaN,WN 중 어느 하나 또는 조합으로 이루어지는 것이 바람직하다.In addition, the first lower electrode 18, the second lower electrode 22, the first upper electrode 26a, the second upper electrode 26b, the cylindrical lower electrode 28, and the cylindrical upper electrode 32 described above. ) Preferably consists of any one or a combination of Ru, Pt, TiN, TaN, and WN.
이상에서와 같이 제1 하부전극, 제2 하부전극을 형성한 후 몰드절연층을 그대로 둠으로써 상기 커패시터 하부전극의 변형을 방지할 수 있고 제1 버퍼층 및 제2 버퍼층을 형성함으로써 상기에 형성된 층의 손상을 방지할 수 있다.As described above, deformation of the capacitor lower electrode can be prevented by leaving the mold insulating layer as it is after forming the first lower electrode and the second lower electrode, and by forming the first buffer layer and the second buffer layer, Damage can be prevented.
이상에서 살펴본 바와 같이 본 발명은 제1 하부전극, 제2 하부전극을 형성한 후 몰드절연층을 그대로 둠으로써 커패시터 하부전극의 변형을 방지할 수 있는 효과가 있다.As described above, the present invention has the effect of preventing deformation of the capacitor lower electrode by leaving the mold insulating layer after forming the first lower electrode and the second lower electrode.
또 본 발명은 제1 버퍼층, 제2 버퍼층을 형성함으로써 커패시터 하부전극의 손상을 방지할 수 있도록 하는 효과가 있다.In addition, the present invention has the effect of preventing damage to the capacitor lower electrode by forming the first buffer layer, the second buffer layer.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010045595A (en) * | 1999-11-05 | 2001-06-05 | 윤종용 | Method for forming a capacitor of a semiconductor device |
| KR20010106710A (en) * | 2000-05-23 | 2001-12-07 | 박종섭 | Method for manufacturing capacitor |
| KR20020016308A (en) * | 2000-08-25 | 2002-03-04 | 윤종용 | Method of manufacturing capacitor for semiconductor device |
-
2002
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010045595A (en) * | 1999-11-05 | 2001-06-05 | 윤종용 | Method for forming a capacitor of a semiconductor device |
| KR20010106710A (en) * | 2000-05-23 | 2001-12-07 | 박종섭 | Method for manufacturing capacitor |
| KR20020016308A (en) * | 2000-08-25 | 2002-03-04 | 윤종용 | Method of manufacturing capacitor for semiconductor device |
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