KR100630145B1

KR100630145B1 - Thin film type stacked resistor, method for fabricating the same, and printed circuit board

Info

Publication number: KR100630145B1
Application number: KR1020050009550A
Authority: KR
Inventors: 박경완; 조시연; 이재혁; 조신희
Original assignee: 삼성전자주식회사
Priority date: 2005-02-02
Filing date: 2005-02-02
Publication date: 2006-09-29
Also published as: KR20060088640A

Abstract

본 발명에 따른 박막형 다층 저항은, 전기적 절연성을 갖는 지지층과; 상기 지지층 상에 적층되며, 사행 구조로 직렬 연결된 복수의 저항층들과; 상기 최인접한 두 저항층들의 사이에 개재되는 적어도 하나의 절연층을 포함한다. 상기 복수의 저항층들은 적어도 한 겹 이상 적층되며, 사행 구조로 연결되도록 최인접한 두 저항층들의 대응되는 단부들이 연결된다. Thin-film multilayer resistance according to the present invention, the support layer having an electrical insulation; A plurality of resistance layers stacked on the support layer and connected in series in a meandering structure; At least one insulating layer interposed between the two adjacent resistance layers. The plurality of resistive layers are stacked at least one or more layers, and corresponding ends of the two nearest resistive layers are connected to be connected in a meandering structure.

저항, 인쇄회로기판, 내장, 박막, 다층Resistor, printed circuit board, embedded, thin film, multilayer

Description

Thin film type multilayer resistor, manufacturing method and printed circuit board {THIN FILM TYPE STACKED RESISTOR, METHOD FOR FABRICATING THE SAME, AND PRINTED CIRCUIT BOARD}

도 1 내지 도 6은 전형적인 내장된 박막형 저항을 갖는 인쇄회로기판의 제작 방법을 설명하기 위한 도면들,1 to 6 are views for explaining a manufacturing method of a printed circuit board having a typical built-in thin-film resistor,

도 7 내지 도 19는 본 발명의 바람직한 실시예에 따른 내장된 박막형 다층 저항을 갖는 인쇄회로기판의 제조 방법을 설명하기 위한 도면들.7 to 19 are views for explaining a method of manufacturing a printed circuit board having a built-in thin film type multilayer resistor according to a preferred embodiment of the present invention.

본 발명은 저항에 관한 것으로서, 특히 상기 박막형 저항(thin film type resistor)에 관한 것이다. FIELD OF THE INVENTION The present invention relates to resistors and, in particular, to such thin film type resistors.

오늘날 대부분의 하이테크(hi-tech) 전자 제품은 여러 가지 기능을 요구하면서도 기존의 크기를 유지하거나, 좀 더 많은 기능을 넣기 위해 더 작은 크기를 요구하고 있다. 실장 면적을 줄이기 위해, 수동소자 내장형 인쇄회로기판(embedded passive PCB)은 그 내부에 저항, 캐패시터(capacitor), 인덕터(inductor) 등의 수 동 소자(passive component)를 갖는다. Most hi-tech electronics today require multiple features, but still require a smaller size to retain their existing size or to accommodate more functionality. To reduce the mounting area, an embedded passive PCB has passive components such as resistors, capacitors, and inductors therein.

도 1 내지 도 6은 전형적인 내장된 박막형 저항을 갖는 인쇄회로기판의 제작 방법을 설명하기 위한 도면들이다. 상기 제작 방법은 하기하는 제1 내지 제5 과정들을 포함한다. 1 to 6 are views for explaining a method of manufacturing a printed circuit board having a typical built-in thin film type resistor. The manufacturing method includes the following first to fifth processes.

도 1을 참고하면, 제1 과정은 전기적 절연성을 갖는 제1 지지층(support layer, 110)의 하면 및 상면 상에 도전성을 갖는 제1 및 제2 회로층들(circuit layer, 120,130)을 적층하는 과정이다. 상기 제1 지지층(110)의 재질로는 수지 침투 가공재(prepreg)를 사용할 수 있으며, 수지 침투 가공재는 유리 섬유에 열경화성 수지를 침투시켜서 반경화 상태로 만든 것이다. 상기 제1 및 제2 회로층들(120,130)의 재질로는 구리를 사용할 수 있다. 상기 제1 지지층(110)과 상기 제1 및 제2 회로층들(120,130)은 일체로 제공되는 CCL(copper clad lamination)일 수 있다.Referring to FIG. 1, a first process is a process of stacking conductive first and second circuit layers 120 and 130 on a lower surface and an upper surface of an electrically insulating first support layer 110. to be. The material of the first support layer 110 may be a resin penetration processing material (prepreg), the resin penetration processing material is made to penetrate the thermosetting resin into the glass fiber in a semi-cured state. Copper may be used as a material of the first and second circuit layers 120 and 130. The first support layer 110 and the first and second circuit layers 120 and 130 may be integrally provided copper clad laminations (CCLs).

도 2를 참고하면, 제2 과정은 포토레지스트(photoresist)를 이용한 사진식각 공정(photolithography)을 통해 상기 제2 회로층(130)을 기설정된 패턴(pattern)을 따라 식각(etching)하는 과정이다. 상기 제2 과정을 수행함으로써, 상기 제2' 회로층(130')은 서로 이격된 제1 및 제2 패드들(pad, 132,134)로 구성된다. Referring to FIG. 2, the second process is a process of etching the second circuit layer 130 along a predetermined pattern through photolithography using a photoresist. By performing the second process, the second 'circuit layer 130' is composed of first and second pads 132 and 134 spaced apart from each other.

도 3을 참고하면, 제3 과정은 스크린 인쇄(screen printing) 공정을 통해, 상기 제1 및 제2 패드들(132,134)의 사이에 위치하며 상기 제1 및 제2 패드들(132,134)의 대향된 양단부들과 접촉하도록 저항(resistor, 136)을 상기 제1 지지층(110) 상에 적층하는 과정이다. 상기 제1 및 제2 패드들(132,134)과 상기 저항 (136)은 제2" 회로층(130")을 구성한다. Referring to FIG. 3, a third process may be located between the first and second pads 132 and 134 through a screen printing process and may face the first and second pads 132 and 134. A process of stacking a resistor 136 on the first support layer 110 to contact both ends thereof. The first and second pads 132 and 134 and the resistor 136 constitute a second "circuit layer 130".

도 4는 도 3에 도시된 제2" 회로층을 나타내는 정면도이다. 상기 저항(136)의 저항값 R은 아래의 <수학식 1>로 정의된다. 4 is a front view illustrating the second ″ circuit layer illustrated in FIG. 3. The resistance value R of the resistor 136 is defined by Equation 1 below.

상기 <수학식 1>에서, R_S는 표면 저항(sheet resistance), A_S는 종횡비(aspect ratio), L은 상기 저항(136)의 순길이(상기 저항(136)의 전체 길이에서 상기 제1 및 제2 패드들(132,134)과 접촉하는 부분들의 길이들을 뺀 길이, 즉 상기 제1 및 제2 패드들(132,134)간의 간격에 해당함), W는 상기 저항(136)의 폭을 나타낸다. 상기 종횡비 A_S는 상기 저항(136)의 길이 L을 폭 W로 나눈 값이다. 상기 저항(136)의 저항값을 증가시키기 위해서는, 표면 저항이 큰 물질을 사용하거나, 종횡비를 크게 할 수 있다. 종횡비를 크게 하는 방법은 길이를 크게 하거나 폭을 작게 하는 것이다. 표면 저항이 큰 물질을 사용하는 방법은 동일한 크기에서 큰 저항값을 얻을 수 있으나, 표면 저항이 큰 물질을 사용하면서 작은 저항값을 얻기 위해서는 저항의 폭이 커져야 한다는 단점을 갖는다. 예를 들어, 표면 저항이 4000인 물질을 사용하면, 400옴(ohm), 40옴을 얻기 위해서는 종회비가 1/10, 1/100이 되어야 한다. 4000옴의 크기가 0.3㎜×0.3㎜라면, 400옴, 40옴의 크기는 0.03㎜×0.03㎜, 0.003㎜×0.003㎜가 되어야 한다. 이러한 크기는 현재의 인쇄회로기판 제조 기술로 는 구현 불가능한 크기이다. In Equation 1, R _S is surface resistance, A _S is an aspect ratio, and L is a net length of the resistor 136 (the first length at the entire length of the resistor 136). And the length minus the lengths of the portions in contact with the second pads 132 and 134, that is, the distance between the first and second pads 132 and 134), and W denotes the width of the resistor 136. The aspect ratio A _S is a value obtained by dividing the length L of the resistor 136 by the width W. In order to increase the resistance of the resistor 136, a material having a large surface resistance may be used, or the aspect ratio may be increased. A way to increase the aspect ratio is to increase the length or decrease the width. The method using a material having a large surface resistance can obtain a large resistance value at the same size, but has a disadvantage in that the width of the resistance must be increased in order to obtain a small resistance value using a material having a large surface resistance. For example, using a material with a surface resistance of 4000 requires an aspect ratio of 1/10 and 1/100 to achieve 400 ohms and 40 ohms. If the size of 4000 ohms is 0.3 mm x 0.3 mm, the size of 400 ohms and 40 ohms shall be 0.03 mm x 0.03 mm and 0.003 mm x 0.003 mm. This size is not feasible with current printed circuit board manufacturing techniques.

종횡비를 크게 하는 방법은 표면 저항 및 폭을 고정한 상태에서 길이를 크게하는 것이다. 이러한 방법은 큰 저항값을 얻을 수 있으나, 저항의 크기가 커지므로 실장 면적을 줄인다는 본래의 목적에 부합하지 않는다. The method of increasing the aspect ratio is to increase the length with the surface resistance and the width fixed. Although this method can obtain a large resistance value, the resistance is large, which does not serve the original purpose of reducing the mounting area.

도 5를 참고하면, 제4 과정은 상기 제1 회로층(120) 상에 제2 지지층(140) 및 제3 회로층(150)을 차례로 적층하고, 상기 제2" 회로층(130") 상에 제3 지지층(160) 및 제4 회로층(170)을 차례로 적층하는 과정이다. Referring to FIG. 5, in a fourth process, a second support layer 140 and a third circuit layer 150 are sequentially stacked on the first circuit layer 120, and the second support layer 140 is stacked on the second circuit layer 130 ″. In this case, the third support layer 160 and the fourth circuit layer 170 are sequentially stacked.

도 6을 참고하면, 제5 과정은 상기 제4 회로층(170)과 상기 제2" 회로층(130")을 전기적으로 연결하기 위해, 상기 제4 회로층(170) 및 제3 지지층(160)을 관통하여 상기 제1 및 제2 패드들(132,134)에 이르는 제1 및 제2 홀들(180,185)을 형성하는 과정이다. 상기 제1 및 제2 홀들(180,185)은 통상의 드릴링(drilling) 공정을 통해 형성된다. Referring to FIG. 6, in a fifth process, the fourth circuit layer 170 and the third support layer 160 are electrically connected to the fourth circuit layer 170 and the second ″ circuit layer 130 ″. ) To form first and second holes 180 and 185 through the first and second pads 132 and 134. The first and second holes 180 and 185 are formed through a conventional drilling process.

상술한 바와 같이, 전형적인 인쇄회로기판은 실장 면적을 줄이기 위해 내장된 박막형 저항을 갖지만, 저항값을 임의대로 조절하기가 어렵다는 문제점이 있다. As described above, a typical printed circuit board has a built-in thin film type resistor to reduce the mounting area, but there is a problem that it is difficult to arbitrarily adjust the resistance value.

따라서, 실장 면적을 최소화하면서도 저항값을 임의대로 조절할 수 있는 박막형 저항이 요구된다. Therefore, a thin film type resistor capable of arbitrarily adjusting the resistance value while minimizing the mounting area is required.

본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 실장 면적을 최소화하면서도 저항값을 임의대로 조절할 수 있는 박막 형 저항을 제공함에 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a thin film type resistor that can arbitrarily adjust a resistance value while minimizing a mounting area.

상기한 목적을 달성하기 위하여, 본 발명의 일측면에 따른 박막형 다층 저항은, 전기적 절연성을 갖는 지지층과; 상기 지지층 상에 적층되며, 사행 구조로 직렬 연결된 복수의 저항층들과; 상기 최인접한 두 저항층들의 사이에 개재되는 적어도 하나의 절연층을 포함한다. 상기 복수의 저항층들은 적어도 한 겹 이상 적층되며, 사행 구조로 연결되도록 최인접한 두 저항층들의 대응되는 단부들이 연결된다. In order to achieve the above object, the thin film type multilayer resistor according to an aspect of the present invention, the support layer having electrical insulation; A plurality of resistance layers stacked on the support layer and connected in series in a meandering structure; At least one insulating layer interposed between the two adjacent resistance layers. The plurality of resistive layers are stacked at least one or more layers, and corresponding ends of the two nearest resistive layers are connected to be connected in a meandering structure.

또한, 본 발명의 다른 측면에 따른 박막형 다층 저항의 제조 방법은, (a) 지지층 상에 서로 이격된 제1 및 제2 패드들을 적층하는 과정과; (b) 그 제1 단부가 상기 제1 패드의 일 단부와 접촉하도록 상기 지지층 상에 저항층을 적층하는 과정과; (c) 그 하단의 저항층의 제2 단부 이외의 부분을 덮도록 상기 저항층 상에 절연층을 적층하는 단계와, 그 제1 단부가 그 하단의 저항층의 제2 단부와 접촉하도록 상기 절연층 상에 다른 저항층을 적층하는 단계를 적어도 1회 수행하는 과정과; (d) 상기 (c) 과정을 거친 최상단의 저항층과 상기 제2 패드를 도전층으로 연결하는 과정을 포함한다.In addition, the manufacturing method of the thin film type multilayer resistor according to another aspect of the present invention, (a) laminating the first and second pads spaced apart from each other on the support layer; (b) depositing a resistive layer on the support layer such that its first end is in contact with one end of the first pad; (c) laminating an insulating layer on the resistive layer so as to cover a portion other than the second end of the resistive layer at the lower end thereof, and the insulation such that the first end is in contact with the second end of the lower resistive layer. Laminating another resistive layer on the layer at least once; (d) connecting the uppermost resistive layer, which has undergone the step (c), and the second pad to a conductive layer.

또한, 본 발명의 또 다른 측면에 따른 도전성을 갖는 회로층과 전기 절연성을 갖는 지지층을 교번하여 적층한 구조의 인쇄회로기판에 있어서, 상기 인쇄회로기판의 내장된 적어도 하나의 회로층은, 지지층 상에 적층되며, 사행 구조로 직렬 연결된 복수의 저항층들과; 상기 최인접한 두 저항층들의 사이에 개재되는 적어도 하나의 절연층을 포함한다.
In addition, in a printed circuit board having a structure in which an electrically conductive circuit layer and an electrically insulating support layer are alternately stacked in accordance with another aspect of the present invention, at least one embedded circuit layer of the printed circuit board may be disposed on a support layer. A plurality of resistive layers stacked on and in series with a meandering structure; At least one insulating layer interposed between the two adjacent resistance layers.

이하에서는 첨부도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 본 발명을 설명함에 있어서, 관련된 공지기능, 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하지 않게 하기 위하여 생략한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; In describing the present invention, detailed descriptions of related well-known functions or configurations are omitted in order not to obscure the subject matter of the present invention.

도 7 내지 도 19는 본 발명의 바람직한 실시예에 따른 내장된 박막형 다층 저항을 갖는 인쇄회로기판의 제조 방법을 설명하기 위한 도면들이다. 상기 제조 방법은 하기하는 제1 내지 제19 과정들을 포함한다. 7 to 19 are views for explaining a method of manufacturing a printed circuit board having a built-in thin film type multilayer resistor according to a preferred embodiment of the present invention. The manufacturing method includes the following first to nineteenth processes.

도 7을 참고하면, 제1 과정은 전기적 절연성을 갖는 제1 지지층(210) 상에 도전성을 갖는 제1 회로층(220)을 적층하는 과정이다. 상기 제1 지지층(210)의 재질로는 수지 침투 가공재(prepreg)를 사용할 수 있으며, 수지 침투 가공재는 유리 섬유에 열경화성 수지를 침투시켜서 반경화 상태로 만든 것이다. 상기 제1 회로층(220)의 재질로는 구리를 사용할 수 있다. 상기 제1 지지층(210) 및 제1 회로층(220)은 일체로 제공되는 RCC(resin coated copper)일 수 있다. Referring to FIG. 7, a first process is a process of stacking a conductive first circuit layer 220 on a first support layer 210 having electrical insulation. The material of the first support layer 210 may be a resin penetration processing material (prepreg), the resin penetration processing material is made to penetrate the thermosetting resin into the glass fiber in a semi-cured state. Copper may be used as a material of the first circuit layer 220. The first support layer 210 and the first circuit layer 220 may be resin coated copper (RCC) provided integrally.

도 8을 참고하면, 제2 과정은 포토레지스트를 이용한 사진식각 공정을 통해 상기 제1 회로층(220)을 기설정된 패턴을 따라 식각하는 과정이다. 상기 제2 과정을 수행함으로써, 제1' 회로층(220')은 서로 이격된 제1 및 제2 패드들(222,224)로 구성된다. Referring to FIG. 8, a second process is a process of etching the first circuit layer 220 according to a predetermined pattern through a photolithography process using a photoresist. By performing the second process, the first 'circuit layer 220' is composed of first and second pads 222 and 224 spaced apart from each other.

도 9를 참고하면, 제3 과정은 상기 제1 및 제2 패드들(222,224) 사이에 위치하며 그 제1 단부가 상기 제1 패드(222)의 일 단부와 접촉하도록 상기 제1 지지층(210) 상에 제1 저항층(resistor layer, 232)을 적층하는 과정이다. 이 때, 상기 제1 저항층(232)은 상기 제2 패드(224)와 접촉하지 않는다. 상기 제3 과정은 주로 탄소(carbon) 재질인 PTF(polymer thick film) 잉크를 이용한 스크린 프린팅 공정을 통해 수행된다. Referring to FIG. 9, a third process is located between the first and second pads 222 and 224 and the first support layer 210 so that the first end thereof contacts one end of the first pad 222. A process of stacking a first resistor layer 232 on the substrate is performed. In this case, the first resistance layer 232 does not contact the second pad 224. The third process is mainly performed through a screen printing process using PTF (polymer thick film) ink, which is a carbon material.

도 10을 참고하면, 제4 과정은 상기 제1 저항층(232)의 제2 단부 이외의 부분을 덮도록 상기 제1 저항층(232) 상에 전기적 절연성을 갖는 제1 절연층(insulting layer, 234)을 적층하는 과정이다. 즉, 상기 제1 저항층(232)의 상면은 그 일부(제2 단부의 상면)를 제외하고는 상기 제1 절연층(234)에 의해 덮여진다. 공정 상의 편이를 위해, 상기 제1 저항층(232)의 제1 단부측 길이 방향 측면도 상기 제1 절연층(234)에 의해 덮여져 있으나, 이는 선택적인 사항이다. 상기 제1 절연층(234)의 재질로는 PSR(photosensitive resistor)을 사용할 수 있다. Referring to FIG. 10, a fourth process may include a first insulating layer having electrical insulation on the first resistive layer 232 to cover portions other than the second end of the first resistive layer 232; 234) is a process of laminating. That is, the upper surface of the first resistance layer 232 is covered by the first insulating layer 234 except for a portion thereof (upper surface of the second end). For the convenience of the process, the first end side longitudinal side surface of the first resistive layer 232 is also covered by the first insulating layer 234, but this is optional. A photosensitive resistor (PSR) may be used as a material of the first insulating layer 234.

도 11을 참고하면, 제5 과정은 그 제1 단부가 상기 제1 저항층(232)의 제2 단부와 접촉하도록 상기 제1 절연층(234) 상에 제2 저항층(236)을 적층하는 과정이다. 즉, 상기 제1 및 제2 저항층들(232,236)은 사행 구조(sepentine)로 직렬 연결된다. 다르게 말해서, 상기 제1 및 제2 저항층들(232,236)은 겹쳐 있다. Referring to FIG. 11, a fifth process may include stacking a second resistive layer 236 on the first insulating layer 234 so that the first end thereof contacts the second end of the first resistive layer 232. It is a process. That is, the first and second resistance layers 232 and 236 are connected in series in a meandering structure. In other words, the first and second resistive layers 232 and 236 overlap.

도 12를 참고하면, 제6 과정은 상기 제2 저항층(236)의 제2 단부 이외의 부분을 덮도록 상기 제2 저항층(236) 상에 제2 절연층(238)을 적층하는 과정이다. 즉, 상기 제2 저항층(236)의 상면은 그 일부(제2 단부의 상면)를 제외하고는 상기 제2 절연층(238)에 의해 덮여진다. 공정 상의 편이를 위해, 상기 제2 저항층(236)의 제1 단부측 길이 방향 측면과 상기 제1 저항층(232)의 제2 단부의 길이 방향 측면도 상기 제2 절연층(238)에 의해 덮여져 있으나, 이는 선택적인 사항이다. Referring to FIG. 12, a sixth process is a process of stacking a second insulating layer 238 on the second resistive layer 236 to cover portions other than the second end of the second resistive layer 236. . That is, the upper surface of the second resistance layer 236 is covered by the second insulating layer 238 except for a part thereof (upper surface of the second end). For the convenience of the process, the first end side longitudinal side of the second resistive layer 236 and the longitudinal side face of the second end of the first resistive layer 232 are also covered by the second insulating layer 238. This is optional but optional.

도 13을 참고하면, 제7 과정은 그 제1 단부가 상기 제2 저항층(236)의 제2 단부와 접촉하도록 상기 제2 절연층(238) 상에 제3 저항층(240)을 적층하는 과정이다. 즉, 상기 제1 내지 제3 저항층들(232,236,240)은 사행 구조로 직렬 연결된다. 다르게 말해서, 상기 제1 내지 제3 저항층들(232,236,240)은 겹쳐져 있다. 상기 제1 내지 제3 저항층들(232,236,240)과 상기 제1 및 제2 절연층들(234,238)은 박막형 다층 저항(thin film type stacked resistor, 230)을 구성한다. Referring to FIG. 13, a seventh process may include stacking a third resistance layer 240 on the second insulating layer 238 such that the first end thereof contacts the second end of the second resistance layer 236. It is a process. That is, the first to third resistance layers 232, 236, and 240 are connected in series in a meandering structure. In other words, the first to third resistive layers 232, 236, and 240 are overlapped. The first to third resistor layers 232, 236 and 240 and the first and second insulating layers 234 and 238 constitute a thin film type stacked resistor 230.

도 14를 참고하면, 상기 제7 과정과 대체 가능한 제7' 과정이 도시되어 있으며, 상기 제7' 과정은 그 제1 단부가 상기 제2 저항층의 제2 단부와 접촉하고 그 제2 단부가 상기 제2 패드(224)와 접촉하도록 상기 제2 절연층(238) 상에 제3' 저항층(240')을 적층하는 과정이다.Referring to FIG. 14, there is shown a seventh process that is replaceable with the seventh process, wherein the first end thereof contacts the second end of the second resistance layer and the second end thereof has a second end. The third 'resistance layer 240' is stacked on the second insulating layer 238 to be in contact with the second pad 224.

상기 제7' 과정에 따르면, 상기 제3' 저항층(240')과 상기 제2 패드(224)를 전기적으로 연결하기 위한 이하의 제8 과정이 필요치 않으나, 스크린 프린팅 공정의 특성상 상기 제3' 저항층(240')의 절곡되는 제2 단부의 두께(특히, 절곡되는 모서리 부분의 두께)가 필요치보다 작게 될 수도 있다. According to the seventh step, the following eighth step for electrically connecting the third 'resistive layer 240' and the second pad 224 is not necessary, but the third ' The thickness of the bent second end of the resistive layer 240 '(particularly, the thickness of the bent edge portion) may be smaller than required.

도 15를 참고하면, 제8 과정은 상기 제7 과정을 거친 제3 저항층(240)과 상기 제2 패드(224)를 제1 도전층(conductive layer, 250)을 이용하여 전기적으로 연결하는 과정이다. 상기 제1 도전층(250)은 상기 제3 저항층(240)의 제2 단부와, 상기 제2 절연층(238)의 절곡된 단부를 덮는다. 상기 제1 도전층(250)은 은 페이스트(silver paste)와 같은 도전성 페이스트(conductive paste)로 형성될 수 있다. 상기 박막형 다층 저항(230)과 제1 및 제2 패드들(222,224)과 상기 제1 도전층(250) 은 제1" 회로층(220")을 구성한다. Referring to FIG. 15, the eighth process is a process of electrically connecting the third resistive layer 240 and the second pad 224 through the seventh process using a first conductive layer 250. to be. The first conductive layer 250 covers the second end of the third resistance layer 240 and the bent end of the second insulating layer 238. The first conductive layer 250 may be formed of a conductive paste such as silver paste. The thin film type multilayer resistor 230, the first and second pads 222 and 224, and the first conductive layer 250 constitute a first ″ circuit layer 220 ″.

도 16을 참고하면, 제9 과정은 상기 제1" 회로층(220") 상에 제2 지지층(260) 및 제2 회로층(270)을 차례로 적층하는 과정이다. Referring to FIG. 16, a ninth process is a process of sequentially stacking a second support layer 260 and a second circuit layer 270 on the first ″ circuit layer 220 ″.

도 17을 참고하면, 제10 과정은 포토레지스트를 이용한 사진식각 공정을 통해 상기 제2 회로층(270)을 기설정된 패턴을 따라 식각하는 과정이다. 상기 제2 과정을 수행함으로써, 제2' 회로층(270')은 서로 이격된 제3 및 제4 패드들(272,274)로 구성된다. Referring to FIG. 17, a tenth process is a process of etching the second circuit layer 270 according to a predetermined pattern through a photolithography process using a photoresist. By performing the second process, the second 'circuit layer 270' is composed of third and fourth pads 272 and 274 spaced apart from each other.

도 18을 참고하면, 제11 과정은 상기 제3 패드(272) 및 제2 지지층(260)을 관통하여 상기 제1 패드(222)에 이르는 제1 홀(280)과, 상기 제4 패드(274) 및 제2 지지층(260)을 관통하여 상기 제2 패드(224)에 이르는 제2 홀(285)을 형성하는 과정이다. 상기 제1 및 제2 홀들(280,285)은 통상의 드릴링 공정을 통해 형성된다. Referring to FIG. 18, the eleventh process includes a first hole 280 passing through the third pad 272 and a second support layer 260 to the first pad 222, and the fourth pad 274. ) And a second hole 285 penetrating through the second support layer 260 to the second pad 224. The first and second holes 280 and 285 are formed through a conventional drilling process.

도 19를 참고하면, 제12 과정은 상기 제3 패드(272)와 상기 제1 패드(222)를 전기적으로 연결하기 위해 상기 제1 홀(280)의 내벽 상에 제2 도전층(290)을 적층하고, 상기 제4 패드(274)와 상기 제2 패드(224)를 전기적으로 연결하기 위해 상기 제2 홀(285)의 내벽 상에 제3 도전층(295)을 적층하는 과정이다. 상기 제2 및 제3 도전층들(290,295)은 통상의 도금(plating) 공정을 통해 형성된다. Referring to FIG. 19, in a twelfth process, a second conductive layer 290 is formed on an inner wall of the first hole 280 to electrically connect the third pad 272 and the first pad 222. The third conductive layer 295 is stacked on the inner wall of the second hole 285 to electrically connect the fourth pad 274 and the second pad 224. The second and third conductive layers 290 and 295 are formed through a conventional plating process.

상술한 바와 같이, 본 발명에 따른 박막형 다층 저항은 저항층 및 절연층의 수를 조절하여 저항값을 임의대로 조절할 수 있으며, 저항층 및 절연층이 겹쳐져 있는 구조이므로 실장 면적이 최소화된다는 이점이 있다. As described above, the thin film type multilayer resistor according to the present invention can arbitrarily adjust the resistance value by adjusting the number of the resistive layer and the insulating layer, and has a merit that the mounting area is minimized because the resistive layer and the insulating layer are overlapped. .

또한, 본 발명에 따른 인쇄회로기판은 실장 면적을 최소화하는 저항층 및 절연층이 겹쳐져 있는 구조의 박막형 다층 저항을 포함함으로써, 전체적인 면적을 최소화할 수 있다는 이점이 있다. In addition, the printed circuit board according to the present invention includes a thin film type multilayer resistor having a structure in which a resistive layer and an insulating layer are overlapped to minimize a mounting area, thereby minimizing the overall area.

Claims

In thin film resistors,

A support layer having electrical insulation;

A plurality of resistance layers stacked on the support layer and connected in series in a meandering structure;

And at least one insulating layer interposed between the two adjacent resistance layers.

The method of claim 1,

The plurality of resistive layers are laminated at least one or more, the thin film type multi-layer resistor characterized in that the corresponding ends of the two adjacent resistance layers are connected to be connected in a meandering structure.

The method of claim 1,

A first pad stacked on the support layer and connected to a lowermost resistive layer of the plurality of resistive layers;

A second pad stacked on the support layer to be spaced apart from the first pad;

The thin film type multilayer resistor of claim 1, further comprising a conductive layer connecting the uppermost resistive layer of the plurality of resistive layers to the second pad.

In the manufacturing method of a thin film type resistor,

(a) stacking first and second pads spaced apart from each other on a support layer;

(b) depositing a resistive layer on the support layer such that its first end is in contact with one end of the first pad;

(c) laminating an insulating layer on the resistive layer so as to cover a portion other than the second end of the resistive layer at the lower end thereof, and the insulation such that the first end is in contact with the second end of the lower resistive layer. Laminating another resistive layer on the layer at least once;

(d) a method of manufacturing a thin film type multilayer resistor, comprising the step of connecting the uppermost resistive layer having passed through the step (c) and the second pad to a conductive layer.

In a printed circuit board having a structure in which an electrically conductive circuit layer and an electrically insulating support layer are alternately stacked, at least one circuit layer of the printed circuit board includes:

The method of claim 5,

The plurality of resistive layers are laminated at least one or more, the printed circuit board, characterized in that the corresponding ends of the two nearest resistive layers are connected in a meandering structure.

The method of claim 5, wherein the circuit layer,

The printed circuit board of claim 1, further comprising a conductive layer connecting the uppermost resistive layer of the plurality of resistive layers to the second pad.