KR100625939B1 - Method for detecting wire usage - Google Patents
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Abstract
본 발명은 반도체 패키지 제조용 와이어의 사용량 검출 방법에 관한 것으로서, 반도체 패키지의 와이어 본딩을 실시하는 캐필러리의 연속적인 움직임 궤적에 따른 여러개의 파라미터 및 이 파라미터를 데이타로 하는 방정식에 의거, 반도체 패키지 제조용 와이어의 사용량을 검출하여 수치로 디스플레이할 수 있도록 한 반도체 패키지 제조용 와이어의 사용량 검출 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of detecting the amount of use of a wire for semiconductor package manufacturing. The present invention relates to a method for detecting the amount of use of a wire for semiconductor package manufacturing, which is capable of detecting the amount of used amount and displaying it numerically.
이를 위해, 본 발명은 와이어의 볼 크기(BS : Ball Size)와, 와이어 루프 높이부(H)와, 와이어의 수평길이부(E)와, 각운동한 각도(F)와, 와이어의 경사길이부(G)와, 2D 와이어 길이부(L)를 와이어 사용량 계산을 위한 파라미터로 설정하는 단계와; 상기 각 파라미터값을 이용하여 와이어의 사용량을 계산하는 소정의 방정식을 이용하여 연산수단에서 와이어의 사용량을 계산하는 단계와; 1차 및 2차 본딩이 종료된 시점마다 상기 와이어의 사용량을 계산하여 와이어 본더에 구비된 디스플레이 화면에 시각적으로 표시하는 단계로 이루어지는 것을 특징으로 하는 반도체 패키지 제조용 와이어의 사용량 검출 방법을 제공한다.To this end, the present invention is the ball size (BS) of the wire, the wire loop height portion (H), the horizontal length portion (E) of the wire, the angular movement angle (F), the inclination length of the wire Setting the part G and the 2D wire length part L as a parameter for calculating wire usage; Calculating the amount of use of the wire in the calculating means by using a predetermined equation for calculating the amount of use of the wire by using each parameter value; Comprising a step of calculating the amount of use of the wire every time the first and second bonding is finished, and visually displayed on the display screen provided in the wire bonder provides a method for detecting the amount of use of the wire for semiconductor package manufacturing.
반도체 패키지, 와이어, 사용량 검출, 파라미터, 골든디스켓, 연산수단 Semiconductor package, wire, usage detection, parameter, golden diskette, calculation means
Description
도 1은 본 발명에 따른 반도체 패키지 제조용 와이어의 사용량 검출 방법중 캐필러리의 움직임 궤적에 따른 와이어 루프의 구간별 매개변수를 설명하는 개략도,1 is a schematic diagram illustrating a parameter for each section of a wire loop according to the movement trajectory of the capillary in the usage detection method of the wire for semiconductor package manufacturing according to the present invention,
도 2는 본 발명에 따른 반도체 패키지 제조용 와이어의 사용량 검출 방법중 볼 크기(BS : Ball Size)를 결정하는 것을 설명하는 개략도,Figure 2 is a schematic diagram illustrating determining the ball size (BS: Ball Size) of the usage detection method of the semiconductor package manufacturing wire according to the present invention,
도 3은 본 발명에 따른 반도체 패키지 제조용 와이어의 사용량 검출 방법중 1차본딩 지점과 2차 본딩지점간의 2D 와이어 길이부(L)를 매개변수로 설정하는 것을 설명하는 개략도,3 is a schematic diagram illustrating setting, as a parameter, a 2D wire length part L between a primary bonding point and a secondary bonding point in a usage detection method of a wire for manufacturing a semiconductor package according to the present invention;
도 4는 본 발명에 따른 반도체 패키지 제조용 와이어의 사용량 검출 방법에 사용되는 프로그램 입력창을 보여주는 스크린 캡쳐 화면.4 is a screen capture screen showing a program input window used in the method of detecting the amount of use of the wire for semiconductor package manufacturing according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 캐필러리 20 : 와이어 클램프10 capillary 20 wire clamp
30 : 와이어30: wire
WS : 와이어 직경WS: Wire Diameter
A : 볼 반경A: ball radius
H : 와이어 루프 높이부H: wire loop height
E : 와이이 루프의 수평길이부E: horizontal length of Y loop
F : 각운동 각도F: Angular Movement Angle
G : 와이어 루프의 경사길이부G: slope length of wire loop
L : 2D 와이어 길이부L: 2D wire length
본 발명은 반도체 패키지 제조용 와이어의 사용량 검출 방법에 관한 것으로서, 반도체 패키지의 와이어 본딩을 실시하는 캐필러리의 연속적인 움직임 궤적에 따른 여러개의 파라미터 및 이 파라미터를 데이타로 하는 방정식에 의거, 반도체 패키지 제조용 와이어의 사용량을 검출하여 수치로 디스플레이할 수 있도록 한 반도체 패키지 제조용 와이어의 사용량 검출 방법에 관한 것이다.BACKGROUND OF THE
통상적으로 반도체 패키지는 기판(인쇄회로기판, 회로필름, 리드프레임)의 칩 부착영역에 반도체 칩을 실장하는 칩 부착공정과, 상기 반도체 칩의 본딩패드와 기판의 와이어 본딩 영역을 와이어로 연결하는 와이어 본딩 공정과, 반도체 칩과 와이어 등을 외부로부터 보호하기 위하여 실시하는 몰딩 공정 등을 필수적으로 거쳐서 제조된다.In general, a semiconductor package includes a chip attaching process for mounting a semiconductor chip in a chip attaching region of a substrate (a printed circuit board, a circuit film, and a lead frame), and a wire connecting a bonding pad of the semiconductor chip and a wire bonding region of the substrate with a wire. It is manufactured through the bonding process and the molding process performed in order to protect a semiconductor chip, a wire, etc. from the exterior.
상기 와이어 본딩 공정을 보다 상세하게 살펴보면 다음과 같다.Looking at the wire bonding process in more detail as follows.
와이어가 인출 가능하게 감겨져 있는 와이어 피딩부로부터 와이어가 인출되는 단계와; 디버팅 로드 및 에어가이드에서 와이어의 피딩방향을 캐필러리쪽으로 전환해주는 단계와; 텐셔너에서 와이어의 장력이 조절되면서 자재에 대한 와이어의 최종 공급 경로가 되는 캐필러리를 통하여 와이어가 인출되는 단계와; EFO완드에서 캐필러리 하단으로 인출된 와이어에 전류를 방전하여 볼 형상으로 만들어주는 단계와; 볼 형상으로 된 와이어가 캐필러리의 하방향 이동으로 반도체 칩의 본딩패드에 본딩되는 1차 본딩(볼 본딩이라고도 함)되는 단계와; 연속해서, 캐필러리가 와이어를 루프 형상으로 형성하면서 기판의 와이어 본딩영역으로 이동하여 본딩하는 2차 본딩(스티치 본딩이라고도 함)을 실시하는 단계로 진행된다.Extracting the wire from the wire feeding part in which the wire is wound to be pulled out; Converting the feeding direction of the wire toward the capillary in the diverting rod and the air guide; Drawing the wire through a capillary, which is a final supply path of the wire to the material while the tension of the wire is adjusted in the tensioner; Discharging a current to the wire drawn out from the EFO wand to the bottom of the capillary to form a ball shape; A ball-shaped wire is first bonded (also called ball bonding) bonded to the bonding pad of the semiconductor chip by the downward movement of the capillary; Subsequently, the capillary proceeds to a step of performing secondary bonding (also referred to as stitch bonding) in which the wire is formed into a loop shape and moved to the wire bonding area of the substrate for bonding.
또한, 첨부한 도 1에 도시된 바와 같이 상기 캐필러리(10)의 위쪽에는 와이어 클램프(20)가 배치되는 바, 상기 캐필러리에 의한 1차 및 2차 본딩이 종료된 시점에서 와이어 클램프(20)가 다음의 와이어 본딩을 위하여 일시적으로 와이어(30)의 인출을 끊어주는 단계가 더 진행된다.In addition, as shown in FIG. 1, a
위와 같은 반도체 패키지의 와이어 본딩 공정시, 와이어의 사용(소모)량을 미리 파악하여, 반도체 패키지에 들어가는 와이어 양에 따른 비용을 미리 산정하고, 구매측면에서 추후 사용량을 예측하여 와이어 구매 및 재고량 파악을 실시하고 있다.In the wire bonding process of the semiconductor package as described above, the amount of use (consumption) of the wire is determined in advance, the cost is calculated in advance according to the amount of wires in the semiconductor package, and the purchase side is used to predict the amount of wire purchase and inventory in the future. We carry out.
현재, 와이어 사용량을 계산하기 위해서 사용되고 있는 방법은 와이어 본딩 전후의 무게차이로 와이어 사용량을 파악하는 방법과, 와이어 본더의 와이어 피딩 부(= 와이어가 감겨져 있는 와이어 스풀)의 회전수 측정에 의한 와이어 사용량 파악법 등이 적용되고 있다.Currently, the method used to calculate the wire usage is a method of grasping the wire usage by the weight difference before and after wire bonding and the wire usage by measuring the rotation speed of the wire feeding part (= wire spool on which the wire is wound) of the wire bonder. Grasping method is applied.
이들 종래의 방법은 실제 자재가 로딩(Loading)되지 않으면 측정할 수 없기 때문에, 와이어 사용량을 미리 예측할 수 없을 뿐만 아니라, 측정 자체가 번거롭고 측정 오차 또한 크게 발생하여 정확도가 떨어지는 단점이 있다.Since these conventional methods cannot be measured unless the actual material is loaded, not only the wire usage cannot be predicted in advance, but also the measurement itself is cumbersome and a large measurement error occurs.
또한, 종래의 2D 본딩 다이어그램(bonding diagram)을 이용한 와이어 사용량 계산법이 사용되고 있지만, 그 계산법 자체가 모호할 뿐만 아니라, 측정오차를 가늠할 수 없을 정도로 불안전한 방법이다. In addition, although a wire usage calculation method using a conventional 2D bonding diagram is used, the calculation method itself is not only ambiguous, but also an unsafe method that cannot measure measurement errors.
본 발명은 상기와 같은 종래의 와이어 사용량 측정법이 갖는 문제점을 감안하여 안출한 것으로서, 와이어 본딩을 실시하는 캐필러리의 연속적인 움직임 궤적을 여러 부분으로 구획하는 동시에 구획된 각 구간을 하나의 파라미터로 설정하는 동시에 이 파라미터를 근거로 계산하는 방정식에 의거, 반도체 패키지 제조용 와이어의 사용량을 검출하여 수치로 디스플레이할 수 있도록 함으로써, 자재의 로딩없이도 와이어의 사용량을 측정할 수 있고, 향후 와이어의 사용량을 예측할 수 있으며, 측정오차 대비 정확한 와이어 사용량을 계산할 수 있도록 한 반도체 패키지 제조용 와이어의 사용량 검출 방법을 제공하는데 그 목적이 있다.The present invention has been made in view of the problems of the conventional wire usage measurement method as described above. The continuous movement trajectory of the capillary for wire bonding is partitioned into several parts, and each partition is set as one parameter. At the same time, based on the equation calculated based on this parameter, the amount of wire used for semiconductor package manufacturing can be detected and displayed numerically, so that wire usage can be measured without material loading, and future wire usage can be predicted. Another object of the present invention is to provide a method of detecting a usage amount of a wire for manufacturing a semiconductor package, which enables accurate calculation of wire usage compared to a measurement error.
상기한 목적을 달성하기 위한 본 발명은:The present invention for achieving the above object is:
1) 캐필러로부터 인출되는 와이어의 직경(WS) 및 이 와이어 끝단에 EFO 완드에 의하여 형성되는 볼 반경(A)을 포함하여 결정되는 볼 크기(BS : Ball Size)와;1) a ball size (BS: Ball Size) determined including the diameter (WS) of the wire withdrawn from the capillary and the ball radius (A) formed by the EFO wand at the end of the wire;
2) 1차본딩 지점으로부터 캐필러리가 위쪽으로 수직 이동하는 동시에 소정의 각도로 역이동하여 이루어지는 와이어 구간으로서, 1차본딩 지점으로부터 캐필러리가 위쪽으로 수직 이동하여 이루어진 높이(C)와, 소정의 각도(θ)로 역이동한 길이(B)로 결정되는 와이어 루프 높이부(H)와,2) A wire section in which the capillary moves vertically upward from the primary bonding point and reversely moves at a predetermined angle, wherein the height C formed by vertical movement of the capillary upward from the primary bonding point and A wire loop height portion H determined by the length B reversely moved at an angle θ,
3) 상기 역이동한 길이(B)의 말단으로부터 캐필러리가 위쪽으로 수직 이동하여 결정되는 와이어의 수평길이부(E)와,3) a horizontal length portion E of the wire determined by vertical movement of the capillary upwards from the end of the reversed length B,
4) 상기 와이어의 수평길이부(E)를 형성한 위치에서 상기 캐필러리가 역방향으로 각운동한 각도(F)와,4) an angle F in which the capillary angularly moves in a reverse direction at the position where the horizontal length E of the wire is formed,
5) 상기 각도(F)로 각운동된 지점으로부터 캐피러리가 상승하여 기판의 2차 본딩지점까지 이동하여 형성되는 와이어의 경사길이부(G)와,5) the inclined length portion G of the wire which is formed by moving the capillary from the angular motion at the angle F to the second bonding point of the substrate;
6) 반도체 칩의 본딩패드에 대한 1차 본딩지점(X1,Y1)과 기판의 와이어 본딩영역에 대한 2차 본딩지점(X2,Y2)간의 2차원상의 와이어 길이를 나타내는 2D 와이어 길이부(L)를 와이어 사용량 계산을 위한 파라미터로 설정하는 단계와;6) 2D wire length L indicating the two-dimensional wire length between the primary bonding points X1 and Y1 for the bonding pads of the semiconductor chip and the secondary bonding points X2 and Y2 for the wire bonding areas of the substrate. Setting as a parameter for calculating wire usage;
상기 각 파라미터값을 이용하여 와이어의 사용량을 계산하는 소정의 방정식을 이용하여 연산수단에서 와이어의 사용량을 계산하는 단계와;Calculating the amount of use of the wire in the calculating means by using a predetermined equation for calculating the amount of use of the wire by using each parameter value;
1차 및 2차 본딩이 종료된 시점마다 상기 와이어의 사용량을 계산하여 와이어 본더에 구비된 디스플레이 화면에 시각적으로 표시하는 단계로 이루어지는 것을 특징으로 하는 반도체 패키지 제조용 와이어의 사용량 검출 방법을 제공한다.Comprising a step of calculating the amount of use of the wire every time the first and second bonding is finished, and visually displayed on the display screen provided in the wire bonder provides a method for detecting the amount of use of the wire for semiconductor package manufacturing.
바람직한 구현예로서, 상기 볼크기(BS)는 (1식),In a preferred embodiment, the ball size (BS) is (1 meal),
상기 와이어 루프 높이부(H)는 (2식), The wire loop height (H) is (2 meals),
상기 2D 와이어 길이부(L)는 (3식),The 2D wire length (L) is (3 meals),
에 의하여 계산되는 것을 특징으로 한다.It is characterized in that calculated by.
더욱 바람직한 구현예로서, 상기 연산수단에서 이루어지는 와이어의 사용량 을 계산하는 방법은 상기 (1식)∼(3식)의 결과값을 합산하고, 이 합산값에 {[(L×E)- LEcos(F)]+G}의 값을 더 합산하여서 얻어질 수 있도록 한 것을 특징으로 한다.In a more preferred embodiment, the method for calculating the amount of wire used in the calculating means sums the resultant values of the formulas (1) to (3) and adds {[(L × E) −LEcos ( F)] + G} is characterized in that it can be obtained by further adding up the value.
한편, 본 발명의 다른 구현예로서, 파라미터 입력창, 와이어 종류 선택창, 루프 형태 선택창, 각종 펑션키(파라미터 로딩, 결과값 저장 등)창이 구비된 와이어 사용량 검출 프로그램을 컴퓨터에 내장하는 단계와; 상기 프로그램의 각 입력창에 와이어 사용량 검출을 위한 정보를 입력하는 단계와; 컴퓨터에 내장된 연산수단의 알고리즘을 통하여 와이어의 사용량이 계산되어, 모니터 화면에 결과값이 디스플레이되도록 한 단계를 더 진행될 수 있다.On the other hand, as another embodiment of the present invention, the step of embedding a wire usage detection program equipped with a parameter input window, a wire type selection window, a loop type selection window, a variety of function keys (parameter loading, result storage, etc.) to the computer; ; Inputting information for wire usage detection into each input window of the program; The amount of wire used may be calculated through an algorithm of a computer-based computing means, and the process may be further performed to display a result value on a monitor screen.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도 1은 캐필러리의 움직임 궤적에 따른 와이어 루프의 구간별 매개변 수를 설명하는 개략도이고, 도 2는 볼 크기(BS : Ball Size)를 결정하는 것을 설명하는 개략도이다.1 is a schematic diagram illustrating a parameter for each section of a wire loop according to a motion trajectory of a capillary, and FIG. 2 is a schematic diagram illustrating determining a ball size (BS).
전술한 바와 같이, 와이어 본딩 공정은 캐필러리를 통하여 인출되는 와이어에 전류를 방전하여 볼 형상으로 만들어준 다음, 볼 형상으로 된 와이어가 캐필러리의 하방향 이동으로 반도체 칩의 본딩패드에 본딩되는 1차 본딩(볼 본딩이라고도 함)과, 연속해서 캐필러리가 와이어를 루프 형상으로 형성하면서 기판의 와이어 본딩영역으로 이동하여 본딩하는 2차 본딩(스티치 본딩이라고도 함)으로 진행된다.As described above, the wire bonding process discharges a current to the wire drawn through the capillary to make the ball shape, and then the ball-shaped wire is bonded to the bonding pad of the semiconductor chip by the downward movement of the capillary. It proceeds to primary bonding (also referred to as ball bonding) and secondary bonding (also referred to as stitch bonding) in which the capillary moves to the wire bonding region of the substrate and bonds while forming the wire in a loop shape.
또한, 첨부한 도 1에서 보는 바와 같이 상기 캐필러리(10)에 의한 1차 및 2차 본딩이 종료된 시점에서 와이어 클램프(20)가 닫히면서 다음의 와이어 본딩을 위하여 일시적으로 와이어(30)의 인출을 끊어주게 된다.In addition, as shown in FIG. 1, the
본 발명은 1차 및 2차 본딩이 완료된 시점, 즉 와이어 클램프가 닫히기 전까지의 캐필러리의 움직임을 파악함으로써, 본딩시 사용되는 와이어의 소모량을 측정하고자 한 것이다. The present invention is to measure the consumption of the wire used in bonding by grasping the movement of the capillary until the first and second bonding is completed, that is, until the wire clamp is closed.
즉, 상기 캐필러리의 움직임 궤적을 조절하는 인자(Loop parameter)를 분석하면 캐필러리의 움직임을 예측할 수 있으며, 이를 통해 와이어의 사용량을 실시간으로 검출 및 수치로 디스플레이하여, 패키지 유니트당 단가계산, 와이어의 재고 및 추후 사용량 예측 등에 활용할 수 있도록 한 것이다. In other words, by analyzing a loop parameter controlling the movement trajectory of the capillary, the capillary movement can be predicted. Through this, the amount of wire used can be detected and displayed in real time, and the unit cost per package unit can be calculated. It can be used for inventory and future usage forecast.
이를 위해, 본 발명에 따른 와이어 사용량 측정 방법은 캐필러리의 움직임 궤적에 따른 와이어의 구간별 크기 또는 길이 등에 대한 매개변수를 설정하는 단계와, 연산수단에서 상기 매개변수들을 토대로 소정의 방정식에 의거 와이어의 사용 량을 계산하는 단계와, 계산된 와이의 사용량을 와이어 본더의 디스플레이 화면에 시각적으로 표시하는 단계를 포함하여 이루어진다.To this end, the wire usage measuring method according to the present invention comprises the steps of setting a parameter for the size or length of each section of the wire according to the movement trajectory of the capillary, and the wire based on a predetermined equation based on the parameters in the calculation means Comprising a step of calculating the amount of use, and visually displaying the calculated amount of use of the wire bonder on the display screen of the wire bonder.
먼저, 매개변수를 설정하는 단계로서, 아래 항목을 매개변수로 설정한다.First, as a step of setting a parameter, the following items are set as parameters.
1) 볼 크기(BS : Ball Size)1) Ball Size (BS: Ball Size)
캐필러리로부터 인출되는 와이어의 직경(WS) 및 이 와이어 끝단에 EFO 완드에 의하여 형성되는 볼 반경(A)을 포함하여 결정된다.The diameter WS of the wire withdrawn from the capillary and the ball radius A formed by the EFO wand at the end of the wire are determined.
상기 연산수단에서 볼크기(BS)를 계산하는 식은 (1식) 이다.The formula for calculating the ball size (BS) in the calculation means (1 meal)
2) 와이어 루프 높이부(H)2) Wire loop height (H)
반도체 칩의 본딩패드에 대한 1차본딩 지점으로부터 캐필러리가 위쪽으로 수직 이동하는 동시에 소정의 각도로 역이동하여 이루어지는 와이어 구간으로서, 1차본딩 지점으로부터 캐필러리가 위쪽으로 수직 이동된 높이(C)와, 소정의 각도(θ)로 역이동한 길이(B)로 결정된다.A wire section in which the capillary vertically moves upward from the primary bonding point with respect to the bonding pad of the semiconductor chip and reversely moves at a predetermined angle, and the height C vertically moved upward from the primary bonding point. And the length B reversely moved at a predetermined angle θ.
이때, 상기 캐필러리가 소정의 각도(θ) 및 역이동 길이(B)를 갖는 이유는 와이어 루프 형상이 1차본딩지점에서 2차 본딩지점을 향하여 만곡되며 꺽어지는 바, 이 만곡되게 꺽어진 부분에 여유길이를 주어 와이어가 너무 팽팽하게 당겨지는 현상을 방지하기 위함이다.At this time, the capillary has a predetermined angle (θ) and the reverse movement length (B) is because the wire loop shape is bent toward the secondary bonding point from the primary bonding point and bent, the curved portion This is to prevent the wire from being pulled too tightly by giving extra length to it.
상기 연산수단에서 와이어 루프 높이부(H)를 계산하는 식은 (2식) 을 사용한다.The equation for calculating the wire loop height (H) in the calculation means (Formula 2) is used.
3) 와이이 루프의 수평길이부(E)3) Horizontal length of Y loop (E)
상기 와이어 루프 높이부(H)의 상단끝에서 기판쪽으로 꺽어져 수평 배열되는 부분으로서, 캐필러리가 역이동 길이(B)의 말단부로부터 위쪽으로 수직 이동하여 결정되는 길이이다.A portion of the wire loop height H, which is bent toward the substrate and arranged horizontally, is a length determined by vertically moving the capillary vertically from the distal end of the reverse movement length B. FIG.
4) 각운동 각도(F)4) Angular Movement Angle (F)
와이어 루프의 수평길이부(E)를 형성하고자, 캐필러리가 역이동 길이(B)의 말단부로부터 위쪽으로 수직 이동한 상단끝 위치로부터 역방향으로 각운동한 각도를 의미한다. 이렇게 캐필러리가 역방향으로 각도(F)만큼 각운동하는 이유는 와이어의 루프 형상에서 수평길이부 끝단에서 2차 본딩지점까지 경사지며 약간 꺽이므로 여유길이를 주기 위함이다.In order to form the horizontal length E of the wire loop, the capillary means an angle angularly reversed from the top end position vertically moved upward from the distal end of the reverse movement length B. The reason why the capillary angular movement in the reverse direction by the angle (F) is to incline from the end of the horizontal length portion to the second bonding point in the loop shape of the wire and be slightly bent, so as to give an extra length.
5) 와이어 루프의 경사길이부(G)5) Slope length of the wire loop (G)
상기 각도(F)로 각운동된 지점으로부터 캐피러리가 상승하여 기판의 2차 본딩지점까지 이동하여 형성되는 부분으로서, 와이이 루프의 수평길이부(E)의 말단으로부터 기판의 본딩영역쪽으로 연장된 길이를 의미한다.Capillary rises from the point angularly moved at the angle F and moves to the second bonding point of the substrate, the length extending from the end of the horizontal length portion E of the Y loop toward the bonding region of the substrate. Means.
6) 2D 와이어 길이부(L)6) 2D wire length (L)
첨부한 도 3에 도시된 바와 같이, 반도체 칩의 본딩패드에 대한 1차 본딩지점(X1,Y1)과 기판의 와이어 본딩영역에 대한 2차 본딩지점(X2,Y2)간의 2차원상의 와이어 길이를 의미하며, 상기 연산수단에서 (3식)을 이용하여 계산된다.As shown in FIG. 3, two-dimensional wire lengths between the primary bonding points X1 and Y1 for the bonding pads of the semiconductor chip and the secondary bonding points X2 and Y2 for the wire bonding areas of the substrate are determined. Means, in the calculation means It is calculated using (3).
이와 같은 각 파라미터값을 설정한 다음, 이 파라미터값중 와이어의 직경(WS), 볼 반경(A), 캐필러리의 수직 이동된 높이(C), 각도(θ), 역이동 길이(B), 와이어 루프의 수평길이부(E) 및 경사길이부(G)를 형성하는 캐필러리의 움직임 거리 및 각운동 각도(F) 등은 소위 "골든디스켓"에 미리 저장된다.After setting each parameter value, among these parameters, the diameter (WS) of the wire, the ball radius (A), the vertically moved height (C) of the capillary, the angle (θ), the reverse travel length (B), The movement distance and the angular movement angle F of the capillary forming the horizontal length E and the inclined length G of the wire loop are stored in advance in a so-called "golden diskette".
다음으로, 상기 골든디스켓에 저장된 매개변수 데이타를 근거로 하여, 와이어의 사용량을 계산하는 연산이 이루어지는 바, 상기 (1식) 내지 (3식)의 방정식을 이용하는 연산수단의 알고리즘을 통하여 와이어의 사용량을 계산하는 연산이 이루어진다.Next, an operation for calculating the wire usage is performed based on the parameter data stored in the golden diskette, and the wire usage is calculated through an algorithm of calculation means using the equations (1) to (3). The operation to calculate
즉, 상기 연산수단에서 이루어지는 와이어 사용량의 계산은 상기 (1식)∼(3식)의 결과값을 합산하고, 이 합산값에 {[(L×E)- LEcos(F)]+G}의 값을 더 합산하여서, 최종적으로 와이어의 사용량이 계산되어진다.In other words, the calculation of the amount of wire used by the calculating means adds up the result values of the formulas (1) to (3) and adds {[(L × E) −LEcos (F)] + G} to the sum value. By further adding up the values, the usage of the wire is finally calculated.
이렇게, 1차 및 2차 본딩이 종료된 시점마다 상기 와이어의 사용량을 계산하여 와이어 본더에 구비된 디스플레이 화면에 시각적으로 표시함으로써, 실시간으로 와이어의 소모량을 알 수 있으며, 자재의 로딩없이도 와이어의 사용량을 측정할 수 있게 된다.In this way, the wire usage is calculated visually on the display screen provided in the wire bonder every time the first and the second bonding ends, so that the consumption of the wire can be known in real time, and the wire usage without material loading. Can be measured.
한편, 첨부한 도 4는 본 발명에 따른 반도체 패키지 제조용 와이어의 사용량 검출 방법에 사용되는 프로그램 입력창을 보여주는 스크린 캡쳐 화면이다.Meanwhile, FIG. 4 is a screen capture screen showing a program input window used in the method of detecting a usage amount of a wire for manufacturing a semiconductor package according to the present invention.
별도의 골든디스켓에 각 파라미터를 입력하지 않고, 도 4의 캡쳐 화면에서 보듯이 파라미터 입력창, 와이어 종류 선택창, 루프 형태 선택창, 각종 펑션키(파라미터 로딩, 결과값 저장 등)창이 구비된 프로그램 및 내장된 연산수단의 알고리 즘을 통하여 와이어의 사용량을 계산할 수도 있다.The program is provided with a parameter input window, a wire type selection window, a loop type selection window, and various function keys (parameter loading, result storage, etc.) as shown in the capture screen of FIG. 4 without inputting each parameter to a separate golden diskette. And it is also possible to calculate the usage of the wire through the algorithm of the built-in calculation means.
이와 같이, 캐필러리의 궤적 이동을 구간별 매개변수로 활용함으로써, 와이어의 사용량을 정확하게 측정할 수 있고, 이에 향후 와이어의 사용량을 예측할 수 있다.In this way, by using the capillary trajectory movement as a parameter for each section, it is possible to accurately measure the amount of wire used, thereby predicting the amount of future wire usage.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지 제조용 와이어의 사용량 검출 방법에 의하면, 와이어 본딩을 실시하는 캐필러리의 연속적인 움직임 궤적을 여러 부분으로 구획하는 동시에 구획된 각 구간을 하나의 파라미터로 설정하는 동시에 이 파라미터를 데이타로 하는 방정식에 의거, 반도체 패키지 제조용 와이어의 사용량을 실시간으로 검출하여 수치로 디스플레이할 수 있는 장점이 있다.As described above, according to the method for detecting the amount of use of the wire for semiconductor package manufacturing according to the present invention, the continuous movement trajectory of the capillary for wire bonding is partitioned into several parts, and each partition is set to one parameter. At the same time, there is an advantage in that the amount of wire used for manufacturing a semiconductor package can be detected in real time and displayed numerically based on an equation using this parameter as data.
특히, 본 발명의 와이어 사용량 측정 방법은 자재의 로딩없이도 와이어의 사용량을 측정할 수 있고, 그에따라 향후 와이어의 사용량을 예측할 수 있다.In particular, the wire usage measuring method of the present invention can measure the wire usage without loading the material, thereby predicting the wire usage in the future.
이에, 와이어의 사용(소모)량을 미리 파악하여, 반도체 패키지에 들어가는 와이어 양에 따른 비용을 미리 산정하고, 구매측면에서 추후 사용량을 예측하여 와이어 구매 및 재고량 파악을 오차없이 정확하게 실시할 수 있다.Accordingly, the amount of use (consumption) of the wire may be determined in advance, the cost according to the amount of wires to be included in the semiconductor package may be estimated in advance, and the amount of wire may be predicted later in terms of purchase, so that the purchase and inventory of the wire may be accurately and without error.
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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KR1020050068823A KR100625939B1 (en) | 2005-07-28 | 2005-07-28 | Method for detecting wire usage |
Publications (1)
Publication Number | Publication Date |
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Family
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH05129408A (en) * | 1991-10-31 | 1993-05-25 | Toshiba Seiki Kk | Wire bonding method and equipment |
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KR20050043258A (en) * | 2003-11-05 | 2005-05-11 | 삼성테크윈 주식회사 | Wire boding machine |
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2005
- 2005-07-28 KR KR1020050068823A patent/KR100625939B1/en active IP Right Grant
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