KR100619419B1 - Semiconductor Device And Method For Manufacturing The Same - Google Patents
Semiconductor Device And Method For Manufacturing The Same Download PDFInfo
- Publication number
- KR100619419B1 KR100619419B1 KR1020030088522A KR20030088522A KR100619419B1 KR 100619419 B1 KR100619419 B1 KR 100619419B1 KR 1020030088522 A KR1020030088522 A KR 1020030088522A KR 20030088522 A KR20030088522 A KR 20030088522A KR 100619419 B1 KR100619419 B1 KR 100619419B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- tin
- tin film
- aluminum
- metal wiring
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 83
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 66
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 66
- 229910052751 metal Inorganic materials 0.000 claims abstract description 56
- 239000002184 metal Substances 0.000 claims abstract description 56
- 230000008569 process Effects 0.000 claims abstract description 47
- 239000010410 layer Substances 0.000 claims abstract description 43
- 230000001681 protective effect Effects 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005260 corrosion Methods 0.000 claims abstract description 13
- 230000007797 corrosion Effects 0.000 claims abstract description 13
- 239000012790 adhesive layer Substances 0.000 claims abstract description 9
- 238000000206 photolithography Methods 0.000 claims abstract description 8
- 239000010949 copper Substances 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 1
- 238000004140 cleaning Methods 0.000 abstract description 25
- 239000007788 liquid Substances 0.000 abstract description 16
- 238000005530 etching Methods 0.000 abstract description 9
- 230000005012 migration Effects 0.000 abstract description 7
- 238000013508 migration Methods 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- -1 corrosion protection Substances 0.000 abstract description 3
- 238000005406 washing Methods 0.000 abstract 1
- 239000000956 alloy Substances 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000004380 ashing Methods 0.000 description 5
- 239000010953 base metal Substances 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 230000003667 anti-reflective effect Effects 0.000 description 4
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
- H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 기판 상에 접착층용 제 1 Ti/TiN막, 금속배선용 알루미늄막, 반사 방지층용 제 2 Ti/TiN막을 순차적으로 증착시키고, 사진 식각 공정을 이용하여 상기 제 1 Ti/TiN막의 금속배선 형성 영역 상에 상기 제 2 Ti/TiN막 및 알루미늄막을 형성시킴과 아울러 상기 금속배선 형성 영역 외측의 제 1 Ti/TiN막을 노출시키고, 상기 제 2 Ti/TiN막과 상기 제 1 Ti/TiN막 상에 보호막을 증착시키고, 평탄화 공정을 이용하여 상기 제 2 Ti/TiN막에 상기 보호막을 평탄화시키고, 사진 식각 공정을 이용하여 상기 알루미늄막의 측면이 상기 보호막에 의해 보호된 금속배선의 패턴을 형성한다.According to an embodiment of the present invention, a first Ti / TiN film for an adhesive layer, an aluminum film for metal wiring, and a second Ti / TiN film for an antireflection layer are sequentially deposited on a semiconductor substrate, and the metal wiring of the first Ti / TiN film is formed using a photolithography process. The second Ti / TiN film and the aluminum film are formed on the formation region, and the first Ti / TiN film outside the metal wiring formation region is exposed, and on the second Ti / TiN film and the first Ti / TiN film. A protective film is deposited on the substrate, and the protective film is flattened on the second Ti / TiN film using a planarization process, and a pattern of metal wiring in which the side surface of the aluminum film is protected by the protective film is formed using a photolithography process.
따라서, 상기 알루미늄막의 식각 공정에서 사용된 감광막의 잔존물을 세정액으로 제거시킬 때, 상기 알루미늄막의 갈바닉 부식을 억제할 수가 있다.Therefore, when removing the residue of the photosensitive film used in the etching process of the said aluminum film with a washing | cleaning liquid, the galvanic corrosion of the said aluminum film can be suppressed.
또한, 상기 알루미늄막의 일렉트로 마이그레이션과 스트레스 마이그레이션이 발생하는 것을 방지할 수가 있다.In addition, it is possible to prevent the electromigration and the stress migration of the aluminum film from occurring.
알루미늄막, 보호막, 세정액, 부식 방지, TiN막Aluminum film, protective film, cleaning liquid, corrosion protection, TiN film
Description
도 1a 내지 도 1c는 종래의 일반적인 반도체 소자의 금속배선을 나타낸 단면 구조도.1A to 1C are cross-sectional structural views showing metal wirings of a conventional semiconductor device.
도 2는 본 발명에 의한 반도체 소자의 금속배선을 나타낸 단면 구조도.2 is a cross-sectional structural view showing a metal wiring of a semiconductor device according to the present invention.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.3A to 3F are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.
본 발명은 반도체 소자의 금속배선에 관한 것으로, 더욱 상세하게는 알루미늄막의 측면을 세정액에 의한 부식으로부터 보호하도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to metallization of semiconductor devices, and more particularly, to semiconductor devices and a method of manufacturing the same, which protect side surfaces of aluminum films from corrosion by a cleaning liquid.
일반적으로, 반도체 소자의 고집적화 추세에 따라 패턴의 미세화가 계속하여 요구되고 있다. 이러한 요구에 부응하기 위해 사진공정용 노광장치는 짧은 파장의 광원을 사용하고 있지만, 하지 금속층의 광 반사는 금속 배선의 선폭 변화 및 임계 선폭(Critical Dimension: CD) 제어에 악영향을 주기 때문에 반도체 소자의 동작 및 생산 수율에 직접적으로 영향을 미치는 중요한 요인으로 작용한다.In general, miniaturization of patterns continues to be demanded in accordance with the trend toward higher integration of semiconductor devices. In order to meet these demands, the exposure apparatus for photolithography uses a light source with a short wavelength, but the reflection of light from the underlying metal layer adversely affects the change in the line width of the metal wiring and the control of the critical dimension (CD). It is an important factor that directly affects operation and production yield.
상기 광 반사를 억제시키기 위한 방안으로서 상기 하지 금속층 상에 반사 방지층(Anti-Reflected Coating: ARC)을 추가로 적층시키는 방안이 사용되고 있다. 상기 반사 방지층은 재질에 따라 크게 유기질의 반사 방지층과 무기질의 반사 방지층으로 구분된다.As a method for suppressing the light reflection, a method of further stacking an anti-reflective coating (ARC) on the base metal layer is used. The antireflection layer is largely classified into an organic antireflection layer and an inorganic antireflection layer according to a material.
상기 무기질의 반사 방지층은 반사 방지층의 두께를 조절함으로써 상기 하지 금속층과 상기 반사 방지층 사이의 계면에서 반사한 반사광과, 상기 반사 방지층과 그 위의 감광막 패턴 사이의 계면에서 반사한 반사광을 상쇄 간섭시켜 상기 하지 금속층에서의 반사광을 줄여주는 역할을 담당한다. 상기 유기질의 반사 방지층은 상기 하지 금속층에서 반사되는 광을 흡수함으로써 반사광을 줄여주는 역할을 담당한다.The inorganic antireflective layer cancels the reflected light reflected at the interface between the base metal layer and the antireflective layer and the reflected light reflected at the interface between the antireflective layer and the photoresist pattern thereon by adjusting the thickness of the antireflective layer to thereby It serves to reduce the reflected light from the base metal layer. The organic antireflection layer serves to reduce reflected light by absorbing light reflected from the base metal layer.
현재, 알루미늄막과 같은 하지 금속층 상에는 Ti/TiN막과 같은 반사 방지층을 주로 사용하고 또한, 상기 알루미늄막의 하부에는 Ti/TiN막과 같은 접착층을 사용하고 있다.Currently, an antireflection layer such as a Ti / TiN film is mainly used on a base metal layer such as an aluminum film, and an adhesive layer such as a Ti / TiN film is used below the aluminum film.
종래의 금속배선 형성 방법을 살펴보면, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 예를 들어 스퍼터링 공정에 의해 접착층용 제 1 Ti/TiN막(11), 금속배선용 알루미늄막(13), 반사 방지층용 제 2 Ti/TiN막(15)을 순차적으로 증착시킨다. 그런 다음, 도 1b에 도시된 바와 같이, 상기 제 2 Ti/TiN막(15)의 배선 형성 영역 상에 소망하는 감광막(17)의 패턴을 형성시키고, 상기 감광막(17)의 패턴을 식각 마스크층으로 이용하여 상기 감광막(17)의 패턴 외측의 불필요한 제 2 Ti/TiN막(15), 알루미늄막(13), 제 1 Ti/TiN막(11)을 건식 식각 공정에 의해 모두 제거시킴으로써 상기 감광막(17)의 패턴 아래에 제 2 Ti/TiN막(15), 알루미늄막(13), 제 1 Ti/TiN막(11)의 적층 구조를 갖는 금속배선(20)의 패턴을 형성한다. 이어서, 도 1c에 도시된 바와 같이, 애싱(ashing) 공정을 이용하여 도 1b의 감광막(17)의 패턴을 제거시킨 후 세정 공정을 이용하여 상기 감광막의 잔존물(미도시)을 세정액으로 세정시킨다. 따라서, 상기 금속배선(20)의 형성 공정이 완료된다.Referring to a conventional method of forming metal wirings, as shown in FIG. 1A, a first Ti /
그런데, 종래에는 상기 금속배선 형성 영역 상에만 상기 제 2 Ti/TiN막(15), 알루미늄막(13), 제 1 Ti/TiN막(11)의 패턴이 형성되고, 나머지 영역 상에는 상기 제 2 Ti/TiN막(15), 알루미늄막(13), 제 1 Ti/TiN막(11)이 모두 제거되고 그 아래의 반도체 기판(10)의 표면, 즉 층간 절연막이나 패시베이션용 절연막과 같은 절연막이 노출된다.However, conventionally, the pattern of the second Ti / TiN
이와 같이, 상기 금속배선 형성 영역 외측의 절연막이 노출된 상태에서 상기 세정 공정을 진행하면, 상기 금속배선 형성 영역 외측의 절연막에 전하가 축적되므로 상기 세정 공정을 위한 세정액, 예를 들어 OH기를 포함한 세정액은 상기 알루미늄막(13)의 측면에 갈바닉 부식을 유발시킨다.As described above, when the cleaning process is performed while the insulating film outside the metal wiring forming region is exposed, charges are accumulated in the insulating film outside the metal wiring forming region, and thus, a cleaning liquid for the cleaning process, for example, a cleaning liquid including an OH group. Silver causes galvanic corrosion on the side of the
또한, 상기 알루미늄막(13)은 단면적으로 볼 때, 매우 적은 수량, 예를 들어 1, 2개 정도의 입계(grain boundary)를 가지므로 가혹 조건에서 상기 알루미늄막(13)에 일렉트로 마이그레이션(electromigration)과 스트레스 마이그레 이션(stress migration)이 쉽게 발생한다. 그 결과, 상기 금속배선(20)의 신뢰성이 저하되고 나아가 상기 금속배선(20)을 갖는 반도체 소자의 수명이 단축될 수가 있다.In addition, since the
따라서, 본 발명의 목적은 금속배선용 알루미늄막을 세정 공정용 세정액에 의한 부식으로부터 보호하는데 있다.Therefore, an object of the present invention is to protect the aluminum film for metal wiring from corrosion by the cleaning liquid for the cleaning process.
본 발명의 다른 목적은 상기 알루미늄막에 일렉트로 마이그레이션과 스트레스 마이그레이션이 발생하는 것을 억제하는데 있다. Another object of the present invention is to suppress the occurrence of electromigration and stress migration in the aluminum film.
본 발명의 또 다른 목적은 알루미늄막을 갖는 금속배선의 신뢰성을 향상시키는데 있다.Another object of the present invention is to improve the reliability of metal wiring having an aluminum film.
본 발명의 또 다른 목적은 반도체 소자의 수명을 연장시키는데 있다.
Another object of the present invention is to extend the life of a semiconductor device.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는The semiconductor device according to the present invention for achieving the above object is
반도체 기판; 상기 반도체 기판 상에 형성된 접착층용 제 1 Ti/TiN막; 상기 제 1 Ti/TiN막 상에 형성된 금속배선용 알루미늄막; 상기 알루미늄막 상에 형성된 반사 방지층용 제 2 Ti/TiN막; 및 상기 알루미늄막의 측면에 형성되어, 상기 알루미늄막을 부식으로부터 보호하는 보호막을 포함하는 것을 특징으로 한다.Semiconductor substrates; A first Ti / TiN film for an adhesive layer formed on the semiconductor substrate; An aluminum film for metal wiring formed on the first Ti / TiN film; A second Ti / TiN film for antireflection layer formed on the aluminum film; And a protective film formed on a side surface of the aluminum film to protect the aluminum film from corrosion.
바람직하게는, 상기 보호막은 TiN막, TaN막, 텅스텐막, 구리막 중 어느 하나 로 형성될 수 있다.Preferably, the protective film may be formed of any one of a TiN film, a TaN film, a tungsten film, and a copper film.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은In addition, the method for manufacturing a semiconductor device according to the present invention for achieving the above object is
반도체 기판 상에 접착층용 제 1 Ti/TiN막, 금속배선용 알루미늄막, 반사 방지층용 제 2 Ti/TiN막을 순차적으로 증착시키는 단계; 사진 식각 공정을 이용하여 상기 제 1 Ti/TiN막의 금속배선 형성 영역 상에 상기 제 2 Ti/TiN막 및 알루미늄막을 형성시킴과 아울러 상기 금속배선 형성 영역 외측의 제 1 Ti/TiN막을 노출시키는 단계; 및 상기 알루미늄막을 부식으로부터 보호하기 위해 상기 알루미늄막의 측면에 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.Sequentially depositing a first Ti / TiN film for an adhesive layer, an aluminum film for metal wiring, and a second Ti / TiN film for an antireflection layer on a semiconductor substrate; Forming a second Ti / TiN film and an aluminum film on the metal wiring forming region of the first Ti / TiN film by using a photolithography process, and exposing the first Ti / TiN film outside the metal wiring forming region; And forming a protective film on the side surface of the aluminum film to protect the aluminum film from corrosion.
바람직하게는, 상기 보호막을 형성하는 단계는Preferably, the forming of the protective film
상기 제 2 Ti/TiN막과 상기 제 1 Ti/TiN막 상에 상기 보호막을 두껍게 증착시키는 단계; 상기 보호막을 상기 제 2 Ti/TiN막에 평탄화시키는 단계; 및 사진 식각 공정을 이용하여 상기 제 2 Ti/TiN막과 상기 보호막을 금속배선의 패턴으로 형성시킴과 아울러 상기 금속배선의 패턴 외측의 보호막과 제 1 Ti/TiN막을 제거시키는 단계를 포함할 수 있다.Depositing the protective film thickly on the second Ti / TiN film and the first Ti / TiN film; Planarizing the protective film on the second Ti / TiN film; And forming the second Ti / TiN film and the passivation layer in a metal wiring pattern by using a photolithography process, and removing the passivation layer and the first Ti / TiN film outside the pattern of the metal wiring. .
바람직하게는, 상기 보호막을 화학 기상 증착 공정에 의해 형성시킬 수가 있다. 더욱 바람직하게는, 상기 보호막을 금속 유기 화학 기상 증착 공정과 플라즈마 강화 화학 기상 증착 공정 중 어느 하나에 의해 형성시킬 수가 있다.Preferably, the protective film can be formed by a chemical vapor deposition process. More preferably, the protective film can be formed by either a metal organic chemical vapor deposition process or a plasma enhanced chemical vapor deposition process.
바람직하게는, 상기 보호막을 TiN막, TaN막, 텅스텐막, 구리막 중 어느 하나로 형성시킬 수가 있다.Preferably, the protective film can be formed of any one of a TiN film, a TaN film, a tungsten film, and a copper film.
따라서, 본 발명은 상기 알루미늄막의 식각 공정에서 사용된 감광막의 잔존물을 세정액으로 제거시킬 때, 상기 알루미늄막의 갈바닉 부식을 억제할 수가 있다. 또한, 상기 알루미늄막의 일렉트로 마이그레이션과 스트레스 마이그레이션이 발생하는 것을 방지할 수가 있다.Therefore, the present invention can suppress the galvanic corrosion of the aluminum film when removing the residue of the photosensitive film used in the etching process of the aluminum film with the cleaning liquid. In addition, it is possible to prevent the electromigration and the stress migration of the aluminum film from occurring.
이하, 본 발명에 의한 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part which has the same structure and the same action as the conventional part.
도 2는 본 발명에 의한 반도체 소자의 금속배선을 나타낸 단면 구조도이다.2 is a cross-sectional structural view showing a metal wiring of a semiconductor device according to the present invention.
도 2를 참조하면, 본 발명의 금속배선(50)은 반도체 기판(10) 상에 하측에서 상측으로 올라감에 따라 접착층용 제 1 Ti/TiN막(31), 배선용 알루미늄막(33), 반사 방지층용 제 2 Ti/TiN막(35)이 순차적으로 적층된 구조를 갖는다. 또한, 상기 알루미늄막(33)의 측면은 보호막(39)으로 덮여져서 보호된다.Referring to FIG. 2, as the
여기서, 상기 보호막(39)은 TiN막으로 형성되거나, TaN막, 텅스텐(W) 또는 구리(Cu)막으로 형성될 수 있다. 상기 알루미늄막(33)은 순수 알루미늄, 또는 소량의 구리를 포함한 합금, 즉 알루미늄-구리의 합금 또는 알루미늄-구리-실리콘의 합금으로 형성될 수 있다.The
한편, 도면에 도시하지 않았으나 상기 반도체 기판(10)에는 반도체 소자를 위한 요소, 예를 들어 소자 분리막, 게이트 절연막, 게이트 전극, 소스/드레인 영역, 커패시터, 하층 금속 배선 등이 형성되고 또한, 상기 반도체 기판(10)의 최상 부에 층간 절연막이 형성되어 있을 수 있다.Although not shown in the drawings, elements for semiconductor devices, for example, device isolation layers, gate insulating films, gate electrodes, source / drain regions, capacitors, lower metal wirings, etc., are formed on the
이와 같이 구성된 금속배선(50)의 경우, 상기 제 1 Ti/TiN막(31), 알루미늄막(33), 제 2 Ti/TiN막(35)의 식각 공정과, 감광막의 제거를 위한 애싱 공정을 진행한 후에 상기 감광막의 잔존물을 세정액, 예를 들어 OH기를 포함한 세정액으로 제거하기 위한 세정 공정을 진행할 때, 상기 보호막(39)은 상기 알루미늄막(33)의 측면을 덮고 있으므로 상기 알루미늄막(13)의 측면을 상기 세정액에 의한 부식으로부터 보호하여준다.In the case of the
또한, 상기 보호막(39)은 상기 알루미늄막(33)과의 사이에 계면을 형성하는데, 상기 계면은 전류의 흐름을 위한 경로로서 작용한다. 더욱이, 상기 보호막(39)에 인접한 알루미늄막(33)의 부분은 수많은 입계가 존재하는 비정질 구조를 갖는다.In addition, the
따라서, 가혹 조건에서도 상기 알루미늄막(33)에 일렉트로 마이그레이션과 스트레스 마이그레이션이 발생하는 것을 억제할 수가 있으므로 상기 금속배선(50)의 신뢰성을 향상시키고 나아가 상기 금속배선(50)을 갖는 반도체 소자의 수명을 연장시킬 수가 있다.Therefore, the electromigration and the stress migration of the
이와 같이 구성된 반도체 소자의 제조 방법을 도 3a 내지 도 3e를 참조하여 설명하기로 한다.A method of manufacturing a semiconductor device configured as described above will be described with reference to FIGS. 3A to 3E.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.3A to 3F are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.
도 3a를 참조하면, 먼저, 반도체 기판(10)을 준비한다. 여기서, 도면에 도시하지 않았으나 상기 반도체 기판(10)에는 반도체 소자를 위한 요소, 예를 들어 소자 분리막, 게이트 절연막, 게이트 전극, 소스/드레인 영역, 커패시터, 하층 금속 배선 등이 형성되고 또한 상기 반도체 기판(10)의 최상부에 층간 절연막이 형성되어 있을 수 있다.Referring to FIG. 3A, first, a
이후, 상기 반도체 기판(10) 상에 예를 들어, 스퍼터링 공정 등에 의해 접착층용 제 1 Ti/TiN막(31), 금속배선용 알루미늄막(33), 반사 방지층용 제 2 Ti/TiN막(35)을 순차적으로 증착시킨다. 이때, 상기 반도체 기판(10)을 하나의 동일한 스퍼터링 장치를 벗어나지 않은 채 상기 스퍼터링 장치의 각 반응 챔버(미도시)에서 상기 제 1 Ti/TiN막(31), 알루미늄막(33), 제 2 Ti/TiN막(35)을 증착시킨다.Subsequently, the first Ti /
여기서, 상기 알루미늄막(33)은 순수 알루미늄, 또는 소량의 구리를 포함한 합금, 즉 알루미늄-구리의 합금 또는 알루미늄-구리-실리콘의 합금으로 형성될 수 있다.Here, the
도 3b를 참조하면, 그런 다음, 상기 제 2 Ti/TiN막(35)의 금속배선 형성 영역 상에 식각 마스크층, 예를 들어 감광막(37)의 패턴을 형성시킨다. 이어서, 상기 감광막(37)의 패턴을 식각 마스크층으로 이용하여 상기 감광막(37)의 패턴 외측의 불필요한 제 2 Ti/TiN막(35)과 알루미늄막(33)을 건식 식각 공정, 예를 들어 반응성 이온 식각 공정 등에 의해 제거시킴으로써 상기 제 1 Ti/TiN막(31)의 금속배선 형성 영역 상에 상기 제 2 Ti/TiN막(35) 및 알루미늄막(33)을 형성시킴과 아울러 상기 금속배선 형성 영역 외측의 제 1 Ti/TiN막을 노출시킨다. Referring to FIG. 3B, a pattern of an etch mask layer, for example, a
이때, 상기 금속배선 형성 영역 외측의 제 1 Ti/TiN막(31)을 식각시키지 않고 잔존시키는 것은 상기 감광막(37)의 패턴의 잔존물을 제거하기 위한 후속의 세정 공정을 진행할 때, 상기 세정 공정을 위한 세정액, 예를 들어 OH기를 포함한 세정액이 상기 알루미늄막(33)의 측면에 갈바닉 부식을 일으키는 것을 억제시키기 위함이다.At this time, the remaining of the first Ti /
도 3c를 참조하면, 이어서, 애싱 공정을 이용하여 도3b의 감광막(37)의 패턴을 제거하여 상기 제 2 Ti/TiN막(35)을 노출시킨다.Referring to FIG. 3C, the second Ti /
그 다음에, 상기 애싱 공정에 의해 완전히 제거되지 않은 감광막(37)의 잔존물(미도시)을 세정 공정에 의해 세정액(미도시), 예를 들어 OH기를 포함한 세정액으로 제거시킨다.Then, the residues (not shown) of the
이때, 상기 금속배선 형성 영역뿐만 아니라 상기 금속배선 형성 영역 외측에도 상기 제 1 Ti/TiN막(31)이 존재한다. 따라서, 상기 세정 공정을 진행할 때, 상기 세정액이 상기 알루미늄막(33)의 측면에 갈바닉 부식을 일으키는 것을 억제시킬 수가 있다.In this case, the first Ti /
도 3d를 참조하면, 이후, 화학 기상 증착 공정, 예를 들어 금속 유기 화학 기상 증착(MOCVD) 공정 또는 플라즈마 강화 화학 기상 증착(PECVD) 공정 등을 이용하여 상기 제 2 Ti/TiN막(35)과 제 1 Ti/TiN막(31) 상에 보호막(39), 예를 들어 TiN막을 상기 제 2 Ti/TiN막(35) 사이의 오목부를 매립할 수 있을 정도의 두꺼운 두께로 증착시킨다. 이때, 상기 보호막(39)을 TaN막, 텅스텐(W) 또는 구리(Cu)막으로 형성하는 것도 가능하다.Referring to FIG. 3D, the second Ti /
이후, 평탄화 공정, 예를 들어 화학적 기계적 연마(CMP) 공정 등을 이용하여 상기 제 2 Ti/TiN막(35)에 상기 보호막(39)을 평탄화시킴으로써 상기 제 2 Ti/TiN막(35)의 표면을 노출시킨다. Thereafter, the
도 3e를 참조하면, 그런 다음, 상기 제 2 Ti/TiN막(35)과 함께 보호막(39)의 일부분 상에 금속배선 형성을 위한 식각 마스크층, 예를 들어 감광막(41)의 패턴을 공통으로 형성시킨다.Referring to FIG. 3E, a pattern of an etching mask layer, for example, a
이어서, 상기 감광막(41)의 패턴을 식각 마스크층으로 이용하여 상기 감광막(41)의 패턴 외측의 불필요한 보호막(39)과 제 1 Ti/TiN막(31)을 그 아래의 반도체 기판(10)의 표면이 노출될 때까지 건식 식각 공정, 예를 들어 반응성 이온 식각 공정 등에 의해 제거시킴으로써 상기 감광막(41)의 패턴 아래에 금속배선(50)의 패턴을 형성시킨다.Subsequently, the unnecessary
이때, 상기 알루미늄막(35)의 측면이 상기 보호막(39)에 의해 보호되므로 상기 보호막(39)은 상기 알루미늄막(33)과의 사이에 전류 흐름의 경로로서 작용하는 계면을 형성한다. 또한, 상기 보호막(39)에 인접한 알루미늄막(33)의 부분은 수많은 입계가 존재하는 비정질 구조를 갖는다.At this time, since the side surface of the
따라서, 가혹 조건에서도 상기 알루미늄막(33)에 일렉트로 마이그레이션과 스트레스 마이그레이션이 발생하는 것을 억제할 수가 있으므로 상기 금속배선(50)의 신뢰성을 향상시키고 나아가 상기 금속배선(50)을 갖는 반도체 소자의 수명을 연장시킬 수가 있다.Therefore, the electromigration and the stress migration of the
도 3f를 참조하면, 그 다음에, 도 3e의 감광막(41)을 애싱 공정에 의해 제거 시킴으로써 본 발명의 금속배선 형성 공정을 완료한다.Referring to FIG. 3F, the metal wiring forming process of the present invention is then completed by removing the
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자 및 그 제조 방법은 반도체 기판 상에 접착층용 제 1 Ti/TiN막, 금속배선용 알루미늄막, 반사 방지층용 제 2 Ti/TiN막을 순차적으로 증착시키고, 사진 식각 공정을 이용하여 상기 제 1 Ti/TiN막의 금속배선 형성 영역 상에 상기 제 2 Ti/TiN막 및 알루미늄막을 형성시킴과 아울러 상기 금속배선 형성 영역 외측의 제 1 Ti/TiN막을 노출시키고, 상기 제 2 Ti/TiN막과 상기 제 1 Ti/TiN막 상에 보호막을 증착시키고, 평탄화 공정을 이용하여 상기 제 2 Ti/TiN막에 상기 보호막을 평탄화시키고, 사진 식각 공정을 이용하여 상기 알루미늄막의 측면이 상기 보호막에 의해 보호되는 금속배선의 패턴을 형성한다.As described above, the semiconductor device and the method of manufacturing the same according to the present invention sequentially deposit a first Ti / TiN film for an adhesive layer, an aluminum film for metal wiring, and a second Ti / TiN film for an antireflection layer on a semiconductor substrate. The etching process is performed to form the second Ti / TiN film and the aluminum film on the metal wiring forming region of the first Ti / TiN film, and to expose the first Ti / TiN film outside the metal wiring forming region. A protective film is deposited on the 2 Ti / TiN film and the first Ti / TiN film, and the protective film is planarized on the second Ti / TiN film by using a planarization process, and the side surface of the aluminum film is formed by using a photolithography process. A pattern of metal wiring protected by the protective film is formed.
따라서, 상기 반도체 기판의 절연막이 노출되지 않고 상기 반도체 기판의 전면에 상기 제 1 Ti/TiN막이 존재하도록 상기 제 2 Ti/TiN막과 알루미늄막을 식각하므로 상기 알루미늄막의 식각 공정에서 사용된 감광막의 잔존물을 세정액으로 제거시킬 때, 상기 알루미늄막의 갈바닉 부식을 억제할 수가 있다.Therefore, since the second Ti / TiN film and the aluminum film are etched so that the first Ti / TiN film is present on the entire surface of the semiconductor substrate without exposing the insulating film of the semiconductor substrate, residues of the photoresist film used in the etching process of the aluminum film are removed. When removed with a cleaning liquid, galvanic corrosion of the aluminum film can be suppressed.
또한, 상기 알루미늄막의 측면에 보호막을 형성시킴으로써 상기 알루미늄막에 일렉트로 마이그레이션과 스트레스 마이그레이션이 발생하는 것을 방지할 수가 있다. In addition, by forming a protective film on the side of the aluminum film, it is possible to prevent the electromigration and the stress migration from occurring in the aluminum film.
따라서, 본 발명은 상기 금속배선의 신뢰성을 향상시키고 나아가 반도체 소 자의 수명을 연장시킬 수가 있다.Therefore, the present invention can improve the reliability of the metal wiring and further extend the life of the semiconductor element.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030088522A KR100619419B1 (en) | 2003-12-08 | 2003-12-08 | Semiconductor Device And Method For Manufacturing The Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030088522A KR100619419B1 (en) | 2003-12-08 | 2003-12-08 | Semiconductor Device And Method For Manufacturing The Same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050055328A KR20050055328A (en) | 2005-06-13 |
| KR100619419B1 true KR100619419B1 (en) | 2006-09-08 |
Family
ID=37250322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030088522A KR100619419B1 (en) | 2003-12-08 | 2003-12-08 | Semiconductor Device And Method For Manufacturing The Same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100619419B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100792358B1 (en) * | 2006-09-29 | 2008-01-09 | 주식회사 하이닉스반도체 | Metal line in semiconductor device and method for forming the same |
-
2003
- 2003-12-08 KR KR1020030088522A patent/KR100619419B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100792358B1 (en) * | 2006-09-29 | 2008-01-09 | 주식회사 하이닉스반도체 | Metal line in semiconductor device and method for forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050055328A (en) | 2005-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8093149B2 (en) | Semiconductor wafer and manufacturing method for semiconductor device | |
| US5891808A (en) | Method for fabricating a die seal | |
| KR100653997B1 (en) | Metal interconnection having low resistance in semiconductor device and method of fabricating the same | |
| KR100549787B1 (en) | A semiconductor device and method for manufacturing the same | |
| US7300866B2 (en) | Method for fabricating metal line in a semiconductor | |
| US6214721B1 (en) | Method and structure for suppressing light reflections during photolithography exposure steps in processing integrated circuit structures | |
| KR100619419B1 (en) | Semiconductor Device And Method For Manufacturing The Same | |
| US8741676B2 (en) | Method of manufacturing OLED-on-silicon | |
| KR20090024854A (en) | Metal line and method for fabricating metal line of semiconductor device | |
| US7241684B2 (en) | Method of forming metal wiring of semiconductor device | |
| KR100327580B1 (en) | Method for forming metal line of a semiconductor device | |
| US20070075429A1 (en) | Metal interconnection lines of semiconductor devices and methods of forming the same | |
| KR100560307B1 (en) | Fabricating method of semiconductor device | |
| KR20050071077A (en) | Method for fabricating multi level metal wires of semiconductor device | |
| KR100750804B1 (en) | The semiconductor device and the manufacturing method thereof | |
| KR100524634B1 (en) | Topology Improvement and Removal residue Method in Dual damascene process | |
| US7326632B2 (en) | Method for fabricating metal wirings of semiconductor device | |
| KR100774650B1 (en) | Method for forming semiconductor device metal-wiring with low-resistance | |
| KR100600257B1 (en) | Method of manufacturing metal interconnect of semiconductor device | |
| KR100596793B1 (en) | Method of metal wiring of semiconductor device | |
| CN112151672A (en) | Method for manufacturing laminate | |
| KR101175225B1 (en) | Method for forming a pattern of semiconductor device and method for forming a metal line using the same | |
| KR100630568B1 (en) | Method of fabricating the metal layer of semiconductor device | |
| KR20060030200A (en) | Method of forming a metal wiring layer in a semiconductor device | |
| KR20040061144A (en) | Fabricating method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110719 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20120726 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |