KR100524634B1 - Topology Improvement and Removal residue Method in Dual damascene process - Google Patents
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Abstract
본 발명은 화학 기계 연마(Chemical Mechanical Polishing : CMP) 공정에 관한 것으로, 보다 자세하게는 듀얼 대머신(Dual Damascene) 공정 중에 화학적 기계적 연마공정에 관한 것이다.The present invention relates to a chemical mechanical polishing (CMP) process, and more particularly, to a chemical mechanical polishing process during a dual damascene process.
본 발명의 상기 목적은 소정의 하부 구조물이 형성된 반도체 기판(41)에 제 1 절연막(42), 식각스톱층(43), 제 2 절연막(44)을 각각 형성하는 제 1공정; 상기 제 2 절연막(44)상에 제 1 포토레지스트(45)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(45)를 패터닝하여 트렌치(46)영역을 정의하고 형성한후 상기 제 1 포토레지스트(45)를 제거하는 제 2공정; 상기 트랜치(46)를 포함한 반도체 기판의 전면에 제 2 포토레지스트(47)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(47)를 패터닝하여 콘택영역을 정의하고 콘택홀(48)을 형성한후 상기 제 2 포토레지스트(47)를 제거하는 제 3공정; 상기 콘택홀(48)을 포함한 반도체 기판의 전면에 금속층(49)을 형성한 후, 화학적 기계적 연마 공정의 평탄화 공정을 실시하여 상기 콘택홀(48)내부에 듀얼 대머신 구조를 갖는 금속배선(50)을 형성하는 제 4공정; 및 상기 평탄화 공정이 끝난 기판을 불산에 침지하여 상기 금속층(49)과 상기 제 2 절연막(44)사이에 존재하는 토폴로지를 상쇄하고 더불어 실리콘 및 옥사이드 계통의 잔여물을 제거하는 제 5공정을 포함하는 것을 특징으로 하는 듀얼 대머신 공정의 토폴로지 개선 및 불순물 제거 방법에 의해 달성된다.The first object of the present invention is to form a first insulating film (42), an etch stop layer (43), a second insulating film (44) on a semiconductor substrate (41) on which a predetermined lower structure is formed; After coating the first photoresist 45 on the second insulating film 44, patterning the first photoresist 45 by an exposure and development process to define and form a trench 46 region, and then A second step of removing the first photoresist 45; After applying the second photoresist 47 on the entire surface of the semiconductor substrate including the trench 46, the second photoresist 47 is patterned by an exposure and development process to define a contact region and to form a contact hole 48. A third step of removing the second photoresist 47 after forming a film; After the metal layer 49 is formed on the entire surface of the semiconductor substrate including the contact hole 48, a planarization process of a chemical mechanical polishing process is performed to form a metal wiring 50 having a dual damascene structure inside the contact hole 48. Forming a fourth process; And a fifth process of immersing the substrate having the planarization process in hydrofluoric acid to cancel a topology existing between the metal layer 49 and the second insulating layer 44 and to remove residues of silicon and oxide systems. It is achieved by the topology improvement and impurity removal method of the dual damascene process characterized in that.
따라서, 본 발명의 듀얼 대머신 공정의 토폴로지 개선 및 불순물 제거 방법은 화학 기계 연마 공정후 불산 침지 공정을 추가 진행하여 토폴로지 및 불순물 제거로 접촉불량 및 금속간 브릿지현상에 의한 수율저하 및 신뢰성 저하를 막을 수 있다. 요약하면 홀과 절연막의 토폴로지 개선 및 불순물을 제거함으로써 이후 공정진행시 유발될 수 있는 공정 문제를 개선 할 수 있는 효과가 있다.Therefore, the topology improvement and impurity removal method of the dual damachin process of the present invention further proceeds with the hydrofluoric acid dipping step after the chemical mechanical polishing process to prevent yield degradation and reliability reduction due to contact failure and intermetallic bridge phenomenon by topology and impurity removal. Can be. In summary, by improving the topology of the hole and the insulating layer and removing impurities, it is possible to improve the process problems that may be caused during the process.
Description
본 발명은 화학 기계 연마(Chemical Mechanical Polishing : CMP) 공정에 관한 것으로, 보다 자세하게는 듀얼 대머신(Dual Damascene) 공정 중에 화학적 기계적 연마공정에 관한 것이다.The present invention relates to a chemical mechanical polishing (CMP) process, and more particularly, to a chemical mechanical polishing process during a dual damascene process.
일반적으로 반도체 장치의 금속배선 구조가 다층화됨에 따라 콘택홀 또는 비아홀은 횡(橫)방향과 같은 비율로 종(縱)방향의 기하학적 사이즈를 축소하기가 어려워져서 에스펙트 비(aspect ratio)가 증대하고 있다.In general, as the metallization structure of the semiconductor device is multilayered, the contact hole or the via hole becomes difficult to reduce the geometrical size in the longitudinal direction at the same ratio as the transverse direction, thereby increasing the aspect ratio. have.
이에 따라 기존의 금속배선층 형성방법을 사용하는 경우, 비평탄화, 불량한 단차 피복성(step coverage), 금속 단락, 낮은 수율 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다.Accordingly, when using the conventional metallization layer forming method, problems such as unplanarization, poor step coverage, metal short circuit, low yield, and deterioration of reliability occur.
이러한 문제점들을 해결하기 위한 새로운 배선기술로서 콘택홀의 매몰과 금속배선층을 동시에 형성하는 소위, 듀얼 대머신 공정이 제안되었다.In order to solve these problems, a so-called dual damascene process for simultaneously forming a buried contact hole and a metal wiring layer has been proposed.
이러한 듀얼 대머신 구조의 금속 증착은 알루미늄(Al)이나 구리(Cu) 증착 공정을 사용하는 것이 가장 유력하며, Al 공정을 적용할 경우에는 물리적 기상증착법(physical vapor deposition : PVD)/화학적 기상증착법(chemical vapor deposition : CVD) 연속 증착 공정을 이용하여 Al 플러그(plug)나 Al 라인(line)을 형성하고 있다.This dual damascene structure metal deposition is most likely to use the aluminum (Al) or copper (Cu) deposition process, the physical vapor deposition (PVD) / chemical vapor deposition method (Al) if the Al process is applied Chemical Vapor Deposition (CVD) Al plugs or Al lines are formed using a continuous deposition process.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.Hereinafter, a metal wiring forming method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1e는 종래의 제 1 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to a first embodiment of the present invention.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 절연막(12)을 형성하고, 상기 절연막(12)상에 제 1 포토레지스트(13)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(13)를 패터닝하여 트랜치(Trench) 영역을 정의한다.As shown in FIG. 1A, an insulating film 12 is formed on a semiconductor substrate 11, a first photoresist 13 is coated on the insulating film 12, and then the first photo is subjected to an exposure and development process. The resist 13 is patterned to define trench regions.
도 1b에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(13)를 마스크로 이용하여 상기 노출된 절연막(12)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(14)를 형성하고, 상기 제 1 포토레지스트(13)를 제거한다.As shown in FIG. 1B, the exposed insulating layer 12 is selectively removed using the patterned first photoresist 13 as a mask to form a trench 14 having a predetermined depth, and the first The photoresist 13 is removed.
도 1c에 도시한 바와 같이, 상기 트랜치(14)를 포함한 반도체 기판(11)의 전면에 제 2 포토레지스트(15)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(15)를 패터닝하여 콘택영역을 정의한다.As shown in FIG. 1C, after the second photoresist 15 is applied to the entire surface of the semiconductor substrate 11 including the trench 14, the second photoresist 15 is patterned by an exposure and development process. To define the contact area.
도 1d에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(15)를 마스크로 이용하여 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 절연막(12)을 제거하여 콘택홀(16)을 형성하고, 상기 제 2 포토레지스트(15)를 제거한다.As shown in FIG. 1D, using the patterned second photoresist 15 as a mask, a contact hole 16 is formed by removing the insulating layer 12 to expose a predetermined portion of the surface of the semiconductor substrate 11. Then, the second photoresist 15 is removed.
도 1e에 도시한 바와 같이, 상기 콘택홀(16)을 포함한 반도체 기판(11)의 전면에 금속배선용 금속층을 증착한 후, 화학적 기계적 연마나 에치백(Etch Back) 등의 평탄화 공정을 실시하여 상기 콘택홀(16)내부에 듀얼 대머신 구조를 갖는 금속배선(17)을 형성한다.As shown in FIG. 1E, after depositing a metallization metal layer on the entire surface of the semiconductor substrate 11 including the contact hole 16, a planarization process such as chemical mechanical polishing or etch back may be performed. A metal wiring 17 having a dual damascene structure is formed in the contact hole 16.
도 2a 내지 도 2c는 종래의 제 2 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.2A to 2C are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to a second embodiment of the present invention.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 절연막(22)을 형성한 후, 포토 및 식각공정을 통해 상기 반도체 기판(21)의 표면이 소정부분 노출되도록 절연막(22)을 선택적으로 제거하여 콘택홀(23)을 형성한다.As shown in FIG. 2A, after the insulating film 22 is formed on the semiconductor substrate 21, the insulating film 22 is selectively exposed to expose a predetermined portion of the surface of the semiconductor substrate 21 through a photo and etching process. To form a contact hole 23.
도 2b에 도시한 바와 같이, 상기 콘택홀(23)을 포함한 전면에 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 포토레지스트(24)를 패터닝한다.As shown in FIG. 2B, the photoresist 24 is coated on the entire surface including the contact hole 23, and then the photoresist 24 is patterned by an exposure and development process.
여기서 상기 패터닝된 포토레지스트(24)는 콘택홀(23)의 내부와 상기 콘택홀(23)에 인접한 영역을 제외한 절연막(22)상에 잔류하게 된다.The patterned photoresist 24 is left on the insulating film 22 except for the inside of the contact hole 23 and the region adjacent to the contact hole 23.
이어, 상기 패터닝된 포토레지스트(24)를 마스크로 이용하여 노출된 절연막을 선택적으로 제거하여 소정깊이를 갖는 트랜치(25)를 형성한다.Next, the exposed insulating film is selectively removed using the patterned photoresist 24 as a mask to form a trench 25 having a predetermined depth.
도 2c에 도시한 바와 같이, 상기 포토레지스트(24)를 제거하고, 전면에 금속층을 형성한 후에 평탄화 공정을 실시하여 상기 콘택홀(23)의 내부에 듀얼 대머신 구조를 갖는 금속배선(26)을 형성한다.As shown in FIG. 2C, the photoresist 24 is removed, a metal layer is formed on the entire surface thereof, and then a planarization process is performed to form a metal wiring 26 having a dual damascene structure in the contact hole 23. To form.
도 3a 내지 도 3e는 종래의 제 3 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.3A to 3E are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to a third embodiment of the present invention.
도 3a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 절연막(32) 및 SiN막(33)을 차례로 형성하고, 포토 및 식각공정을 통해 상기 제 1 절연막(32)의 표면이 소정부분 노출되도록 상기 SiN막(33)을 선택적으로 한다.As shown in FIG. 3A, the first insulating film 32 and the SiN film 33 are sequentially formed on the semiconductor substrate 31, and a predetermined portion of the surface of the first insulating film 32 is formed through photo and etching processes. The SiN film 33 is selectively made to be exposed.
도 3b에 도시한 바와 같이, 상기 선택적으로 제거된 SiN막(33)을 포함한 반도체 기판(31)의 전면에 제 2 절연막(34)을 형성한다.As shown in FIG. 3B, a second insulating film 34 is formed on the entire surface of the semiconductor substrate 31 including the selectively removed SiN film 33.
이어, 상기 제 2 절연막(34)상에 포토레지스트(35)를 도포한 후, 노광 및 현상공정으로 포토레지스트(35)를 패터닝한다.Subsequently, after the photoresist 35 is coated on the second insulating layer 34, the photoresist 35 is patterned by an exposure and development process.
도 3c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(35)를 마스크로 이용하여 상기 제 2 절연막(34)을 선택적으로 제거한다.As shown in FIG. 3C, the second insulating layer 34 is selectively removed using the patterned photoresist 35 as a mask.
여기서 상기 제 1 절연막(32)상에 형성된 SiN막(33)은 제 2 절연막(34) 식각시 제 1 절연막(32)의 식각을 방지하는 보호막 역할을 한다.Here, the SiN film 33 formed on the first insulating film 32 serves as a protective film to prevent etching of the first insulating film 32 when the second insulating film 34 is etched.
도 3d에 도시한 바와 같이, 상기 포토레지스트(35)를 제거하고, 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 제 2 절연막(34) 및 SiN막(33)을 블랭킷(Blanket) 식각으로 제거하여 콘택홀(36)을 형성한다.As shown in FIG. 3D, the second insulating film 34 and the SiN film 33 are blanket-etched to remove the photoresist 35 and expose a predetermined portion of the surface of the semiconductor substrate 11. To form a contact hole 36.
여기서 상기 제 2 절연막(34)과 SiN막(33)을 블랭킷으로 제거할 때 상기 SiN막(33)이 형성되지 않고 노출된 제 1 절연막(32)의 부분은 반도체 기판(31)의 표면이 소정부분 노출되면서 콘택홀(36)이 형성된다.Here, when the second insulating film 34 and the SiN film 33 are removed with a blanket, the portion of the first insulating film 32 exposed without the SiN film 33 is formed has a predetermined surface of the semiconductor substrate 31. The contact hole 36 is formed while partially exposed.
도 3e에 도시한 바와 같이, 상기 콘택홀(36)을 포함한 전면에 금속층을 형성한 후에 평탄화 공정을 실시하여 상기 콘택홀(36)의 내부에 듀얼 대머신 구조를 갖는 금속배선(37)을 형성한다.As shown in FIG. 3E, a metal layer is formed on the entire surface including the contact hole 36, and then a planarization process is performed to form a metal wiring 37 having a dual damascene structure inside the contact hole 36. do.
그러나 상기와 같은 종래의 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.However, the above-described conventional method for forming metal wirings of semiconductor devices has the following problems.
도 4에 나타난 바와 같이, 화학적 기계적 연마시 발생되는 불순물, 슬러리 찌꺼기, 파티클등에 의하여 후속 공정시에 금속간의 접촉을 방해할수 있고, 절연막질과 금속막질간의 식각속도(etch rate)의 차이에 따라 하부 비아(via)가 존재하는 위치와 절연막간의 토폴로지(topology)가 생성되며 이후 금속의 적층이 높아짐에 따라 이러한 토폴로지는 더욱 심해져서 상위, 하위 금속간의 접촉불량(miss contact)을 유발할수 있다.As shown in FIG. 4, impurity, slurry residue, particles, etc. generated during chemical mechanical polishing may interfere with the contact between metals in a subsequent process, and may be lowered according to the difference in the etching rate between the insulating film and the metal film. The topology between the location of the vias and the insulating layer is created, and as the stack of metals increases, the topology becomes more severe, which may cause miss contact between upper and lower metals.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 화학적 기계적 연마 공정 후에 불산 침지(dip) 공정을 추가하므로써 듀얼 대머신 공정의 기술에서 문제가 되는 것들 중에 제품의 수율이나 신뢰성에 치명적인 영향을 주는 토폴로지 개선 및 화학적 기계적 연마 공정후 발생되는 불순물, 슬러리 찌꺼기, 파티클 등을 해결하여 제품의 수율 향상과 신뢰성 향상에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, by adding a hydrofluoric acid dipping step after the chemical mechanical polishing process to improve the yield or reliability of the product among those that are problematic in the technology of the dual damascene process It is an object of the present invention to improve the yield and reliability of the product by solving impurities, slurry residues, particles, etc. generated after the topological improvement and chemical mechanical polishing process that has a fatal effect.
본 발명의 상기 목적은 소정의 하부 구조물이 형성된 반도체 기판(41)에 제 1 절연막(42), 식각스톱층(43), 제 2 절연막(44)을 각각 형성하는 제 1공정; 상기 제 2 절연막(44)상에 제 1 포토레지스트(45)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(45)를 패터닝하여 트렌치(46)영역을 정의하고 형성한후 상기 제 1 포토레지스트(45)를 제거하는 제 2공정; 상기 트랜치(46)를 포함한 반도체 기판의 전면에 제 2 포토레지스트(47)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(47)를 패터닝하여 콘택영역을 정의하고 콘택홀(48)을 형성한후 상기 제 2 포토레지스트(47)를 제거하는 제 3공정; 상기 콘택홀(48)을 포함한 반도체 기판의 전면에 금속층(49)을 형성한 후, 화학적 기계적 연마 공정의 평탄화 공정을 실시하여 상기 콘택홀(48)내부에 듀얼 대머신 구조를 갖는 금속배선(50)을 형성하는 제 4공정; 및 상기 평탄화 공정이 끝난 기판을 불산에 침지하여 상기 금속층(49)과 상기 제 2 절연막(44)사이에 존재하는 토폴로지를 상쇄하고 더불어 실리콘 및 옥사이드 계통의 잔여물을 제거하는 제 5공정을 포함하는 것을 특징으로 하는 듀얼 대머신 공정의 토폴로지 개선 및 불순물 제거 방법에 의해 달성된다.The first object of the present invention is to form a first insulating film (42), an etch stop layer (43), a second insulating film (44) on a semiconductor substrate (41) on which a predetermined lower structure is formed; After coating the first photoresist 45 on the second insulating film 44, patterning the first photoresist 45 by an exposure and development process to define and form a trench 46 region, and then A second step of removing the first photoresist 45; After applying the second photoresist 47 on the entire surface of the semiconductor substrate including the trench 46, the second photoresist 47 is patterned by an exposure and development process to define a contact region and to form a contact hole 48. A third step of removing the second photoresist 47 after forming a film; After the metal layer 49 is formed on the entire surface of the semiconductor substrate including the contact hole 48, a planarization process of a chemical mechanical polishing process is performed to form a metal wiring 50 having a dual damascene structure inside the contact hole 48. Forming a fourth process; And a fifth process of immersing the substrate having the planarization process in hydrofluoric acid to cancel a topology existing between the metal layer 49 and the second insulating layer 44 and to remove residues of silicon and oxide systems. It is achieved by the topology improvement and impurity removal method of the dual damascene process characterized in that.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 5a 내지 도 5h는 본 발명의 실시예에 따른 금속배선 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.5A to 5H are cross-sectional views for each process for explaining a method for forming metal wirings according to an embodiment of the present invention.
도 5a에 도시한 바와 같이, 소정의 하부 구조물이 형성된 기판(41)상에 제 1 절연막(42)을 형성하고, 상기 제 1 절연막 상부에 식각 스톱퍼(Etch Stopper) 역할을 하는 식각스톱층(43)을 형성한다.As shown in FIG. 5A, an etch stop layer 43 is formed on the substrate 41 on which a predetermined lower structure is formed, and serves as an etch stopper on the first insulating film. ).
상기 제 1 절연막(42)은 화학적 기상증착법(chemical vapor deposition :CVD)으로 증착된 PMD(Pre Metal Dielectric)막으로 소정 두께의 BPSG(borophospho silicate glass) 또는 TEOS(tetra-ethylortho silicate)로 형성할 수 있고 그 주성분은 SiO2이다.The first insulating layer 42 is a PMD (Pre Metal Dielectric) film deposited by chemical vapor deposition (CVD), and may be formed of borophospho silicate glass (BPSG) or tetra-ethylortho silicate (TEOS) having a predetermined thickness. And the main component is SiO 2 .
상기 식각스톱층(43)은 SiON, Si3N4 등의 물질을 500 ~ 1000Å 두께로 형성한다.The etch stop layer 43 is formed of a material such as SiON, Si 3 N 4 to a thickness of 500 ~ 1000Å.
도 5b에 도시한 바와 같이, 상기 식각스톱층(43)상에 제 2 절연막(44)을 형성한다.As shown in FIG. 5B, a second insulating layer 44 is formed on the etch stop layer 43.
상기 제 2 절연막(44)은 화학적 기상증착법으로 증착된 IMD(Inter Metal Dielectric)막으로 소정 두께의 BPSG 또는 TEOS로 형성할 수 있고 그 주성분은 SiO2이다.The second insulating film 44 is an inter metal dielectric (IMD) film deposited by chemical vapor deposition, and may be formed of BPSG or TEOS having a predetermined thickness, and a main component thereof is SiO 2 .
도 5c에 도시한 바와 같이, 상기 제 2 절연막(44)상에 제 1 포토레지스트(45)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(45)를 패터닝하여 트렌치(trench)영역을 정의한다.As shown in FIG. 5C, after the first photoresist 45 is coated on the second insulating layer 44, the first photoresist 45 is patterned by an exposure and development process to form a trench region. Define.
도 5d에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(45)를 마스크로 이용하여 상기 노출된 제 1 절연막(42)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(46)를 형성하고, 상기 제 1 포토레지스트(45)를 제거한다.As shown in FIG. 5D, the exposed first insulating layer 42 is selectively removed using the patterned first photoresist 45 as a mask to form a trench 46 having a predetermined depth. The first photoresist 45 is removed.
도 5e에 도시한 바와 같이, 상기 트랜치(46)를 포함한 반도체 기판의 전면에 제 2 포토레지스트(47)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(47)를 패터닝하여 콘택영역을 정의한다.As shown in FIG. 5E, after applying the second photoresist 47 to the entire surface of the semiconductor substrate including the trench 46, the second photoresist 47 is patterned by an exposure and development process to contact the region. Define.
도 5f에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(47)를 마스크로 이용하여 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 제 1 절연막(42)을 제거하여 콘택홀(48)을 형성하고, 상기 제 2 포토레지스트(47)를 제거한다.As shown in FIG. 5F, the first insulating layer 42 is removed to form a contact hole 48 using the patterned second photoresist 47 as a mask to expose a portion of the surface of the semiconductor substrate. Then, the second photoresist 47 is removed.
상기 콘택홀(48)을 형성한 후에 클리닝(Cleaning)을 실시하여 식각공정중에 발생한 이물질을 제거한다.After the contact hole 48 is formed, cleaning is performed to remove foreign substances generated during the etching process.
도 5g에 도시한 바와 같이, 상기 콘택홀(48)을 포함한 반도체 기판의 전면에 금속배선용 W, Al, Cu, Poly-Si등의 금속층(49)을 형성한 후, 화학적 기계적 연마 공정 등의 평탄화 공정을 실시하여 상기 콘택홀(48)내부에 듀얼 대머신 구조를 갖는 금속배선(50)을 형성한다.As shown in FIG. 5G, after forming a metal layer 49 such as W, Al, Cu, or Poly-Si for metal wiring on the front surface of the semiconductor substrate including the contact hole 48, planarization such as a chemical mechanical polishing process is performed. The process may be performed to form a metal wiring 50 having a dual damascene structure in the contact hole 48.
도 5h는 상기 평탄화 공정공정이 끝난 기판을 불산에 침지 처리한 단면도이다.5H is a cross-sectional view of the substrate having the planarization step immersed in hydrofluoric acid.
상기 불산 침지 처리로 상기 제 2 절연막의 일부를 제거하여 토폴로지를 제거 하며, 화학적 기계적 연마 공정후 발생되는 실리콘, 옥사이드 계열의 불순물, 폴리머등의 불순물을 제거할 수 있다.The hydrofluoric acid immersion treatment removes a part of the second insulating layer, thereby removing a topology, and removing impurities such as silicon, oxide-based impurities, and polymers generated after a chemical mechanical polishing process.
상기와 같은 불산 침지 처리를 통해 상기 금속층과 상기 제 2 절연막사이에 존재하는 토폴로지를 상쇄하고 더불어 실리콘, 옥사이드계통의 잔여물을 제거한다.The hydrofluoric acid immersion treatment as described above cancels the topology existing between the metal layer and the second insulating film and removes residues of silicon and oxide systems.
상기와 같은 불산 침지 처리 공정은 절연막의 증착후, 식각스톱층의 증착후, 트렌치 형성후 또는 콘택 형성후 등 화학 기계 연마 공정이 들어가는 공정중에는 선택적으로 들어갈수 있다.The hydrofluoric acid immersion treatment may be selectively performed during a chemical mechanical polishing process such as after deposition of an insulating film, deposition of an etch stop layer, trench formation, or contact formation.
상기 불산 침지 공정은 옥사이트를 식각하는 건식 식각으로 대치될 수도 있다.The hydrofluoric acid dipping process may be replaced by a dry etching of etching the oxite.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 듀얼 대머신 공정의 토폴로지 개선 및 불순물 제거 방법은 화학 기계 연마 공정후 불산 침지 공정을 추가 진행하여 토폴로지 및 불순물 제거로 접촉불량 및 금속간 브릿지현상에 의한 수율저하 및 신뢰성 저하를 막을수 있다. 요약하면 홀과 절연막의 토폴로지 개선 및 불순물을 제거함으로써 이후 공정진행시 유발될 수 있는 공정 문제를 개선 할 수 있는 효과가 있다.Therefore, the topology improvement and impurity removal method of the dual damachin process of the present invention further proceeds with the hydrofluoric acid dipping step after the chemical mechanical polishing process to prevent yield degradation and reliability deterioration due to contact failure and intermetallic bridge phenomenon by topology and impurity removal. have. In summary, by improving the topology of the hole and the insulating layer and removing impurities, it is possible to improve the process problems that may be caused during the process.
도 1a 내지 도 1e는 종래의 제 1 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.1A to 1E are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to a first embodiment of the present invention.
도 2a 내지 도 2c는 종래의 제 2 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.2A to 2C are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to a second embodiment of the present invention.
도 3a 내지 도 3e는 종래의 제 3 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도.3A to 3E are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to a third embodiment of the present invention.
도 4는 금속의 화학 기계 연마후의 단면도.4 is a cross-sectional view after chemical mechanical polishing of a metal.
도 5a 내지 도 5h는 본 발명의 실시예에 따른 금속배선 형성방법을 나타낸 공정단면도.5A to 5H are cross-sectional views illustrating a method of forming metal wirings according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>
11, 21, 31, 41 : 반도체 기판 12, 22 : 절연막11, 21, 31, 41: semiconductor substrate 12, 22: insulating film
13, 45 : 제 1 포토레지스트 14, 25, 46 : 트렌치13, 45: first photoresist 14, 25, 46: trench
15, 47 : 제 2 포토레지스트 16, 23, 36, 48 : 콘택홀15, 47: second photoresist 16, 23, 36, 48: contact hole
17, 26, 37, 50 : 금속배선 24, 35 : 포토레지스트17, 26, 37, 50: metal wiring 24, 35: photoresist
32, 42 : 제 1 절연막 33 : SiN막32, 42: first insulating film 33: SiN film
34, 44 : 제 2 절연막 43 : 식각스톱층34, 44: Second insulating film 43: Etch stop layer
49 : 금속층49: metal layer
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