KR100613847B1 - 압축된 사용자 억세스 가능한 인터럽트 코드를 갖는 범용비동기화 송수신기 - Google Patents

압축된 사용자 억세스 가능한 인터럽트 코드를 갖는 범용비동기화 송수신기 Download PDF

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Abstract

본 발명에 따르면 각 채널들이 일련의 채널 배치 레지스터들을 갖는 다수의 채널들을 포함하는 개선된 유아트(UART)가 제공된다. 각 채널 배치 레지스터는 인터럽트 소스 레지스터를 포함한다. 인터럽트 소스 레지스터는 인터럽트 소스를 나타내는데 사용되는 다중 비트 인터럽트 소스 코드를 포함한다. 이 코드는 종래 유아트(UART) 장치와 호환가능 하도록 선택된다. 이 장치는 또한 버스 인터페이스와 사용자에 의한 버스 인터페이스를 통해 억세스 가능한 다수의 장치 배치 레지스터들을 포함한다. 장치 배치 레지스터들중 하나는 인터럽트 소스를 나타내는 사용자 억세스 가능한 코드를 제공하는 인터럽트레지스터이다. 인터럽트 소스를 위해 사용된 코드는 채널 배치 인터럽트 소스 레지스터내에 사용된 다중 비트 코드의 압축된 버전이다. 이 압축은 단일 레지스터내에 더욱 많은 채널들이 표현될 수 있도록 허용하는 한편, 사용자에게 빠르게 인터럽트 소스 정보를 전달한다. 배치 레지스터들내에서 장치 인터럽트 레지스터는 유아트(UART) 드라이버에 의한 내부 억세스 보다는 오히려 사용자에 의한 억세스를 위한 것이므로 종래 유아트(UART) 드라이버들과 호환성을 위해서는 불필요하다.

Description

압축된 사용자 억세스 가능한 인터럽트 코드를 갖는 범용 비동기화 송수신기{UART WITH COMPRESSED USER ACCESSIBLE INTERRUPT CODES}
도 1 은 본 발명을 구체화하는 유아트(UART)의 블록 다이어그램.
도 2 는 본 발명에 따른 다른 인터럽트 레지스터들을 나타내는 다이어그램.
도 3 은 본 발명의 장치 인터럽트 레지스터에 대해 사용된 압축 코딩의 다이어그램.
도 4 는 어떻게 다른 인터럽트 코드들이 소거(clear)되는지를 설명하는 차트이다.
<도면의 주요 부분에 대한 부호의 설명>
12 : UART 채널 14 : 송신 선입/선출(FIFO) 버퍼
16 : 수신 FIFO 18 : 입출력(I/O) 라인
20, 24 : 내부 버스 22 : 내부 FIFO 관리자
26 : PCI 로컬 버스 인터페이스
30 : 장치 배치 레지스터
본 발명은 범용 비동기화 송수신기(Universal Asynchronous Receiver-Trnasmitters: UARTs, 이하 유아트라 칭함)에 관한 것으로, 보다 상세하게는 범용 비동기화 송수신기용 인터럽트 코드에 관한 것이다.
유아트(UARTs)는 직렬 데이터 스트림이 중앙처리장치 또는 씨피유(CPU)와 통신가능하면서, 병렬로부터 직렬로 데이터 스트림을 변환하기 위해서 많은 통신기기에서 사용된다. 유아트(UARTs)는 다중 채널을 제공할 수 있는 단일 유아트(UART)를 지니며, 수년동안 복잡하게 증가되었다. 인터럽트 레지스터들은 어떤 이벤트들, 이를 테면, 라인 상태, 준비 타임아웃(ready time out)등의 이벤트들을 플래그(flag)하도록 다른 채널들을 위해 공급된다. 더욱 복잡한 최신의 유아트들은 이미 존재하거나 또는 다른 유아트들의 드라이버와 호환성을 유지하도록 종래 유아트들을 위해 사용된 코드들과 호환가능 하게 된다.
어떤 유아트들에 추가된 하나의 특징은 PCI 버스 인터페이스같은 버스 인터페이스에 있다. 다중 채널에 대한 전체 상태를 포함하는 별도의 인터럽트 상태 레지스터가 여기에 포함되고 사용자가 억세스 가능하다. 호환성에 대한 요구 때문에, 인터럽트들을 위해 사용된 동일 코드들은 여기에 또한 사용되고 버스에 대해 사용자에 의해 억세스 가능한 인터럽트 레지스터로 간단히 쓰여진다. 그러나, 채널수가 증가됨에 따라 하나의 일반 인터럽트 레지스터에서 행해질 수 있는 한계가 있고, 이에 대해 요구되는 레지스터 비트들의 수가 증가된다.
본 발명의 목적은 각 채널이 일련의 채널 배치(configuration)를 지닌 다수 의 채널을 갖는 개선된 UART를 제공하는데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 각 채널 배치 레지스터는 인터럽트 소스 레지스터를 포함한다. 그 인터럽트 소스 레지스터는 그 인터럽트 소스를 나타내는데 사용된 다중 비트 인터럽트 소스 코드를 갖는다. 이 코드는 종래 유아트(UART) 장치들과 호환가능하게 선택된다. 그 장치는 또한 버스 인터페이스와, 사용자에 의해 그 버스 인터페이스를 통하여 억세스 가능한 다수의 장치 배치 레지스터들을 포함한다. 그 장치 배치 레지스터들중 하나는 인터럽트 소스를 나타내기 위하여 사용자 억세스 가능한 코드를 제공하는 인터럽트 레지스터이다. 인터럽트 소스를 위해 사용된 코드는 그 채널 배치 인터럽트 소스 레지스터에 사용된 다중 비트 코드의 압축된 버전이다. 이 압축은 더욱 많은 채널들이 단일 레지스터내에 표현되도록 허용하는 한편, 그 인터럽트 소스 정보를 빠르게 사용자에게 전달한다. 그 배치 레지스터들 내에 장치 인터럽트 레지스터는 유아트(UART) 드라이버들에 의한 내부 억세스보다는 사용자에 의한 억세스를 위한 것이므로, 종래 유아트(UART)장치와 호환성을 위해서는 불필요하다.
바람직한 실시예에 있어서, 종래 기술의 코드들과 호환가능한 5비트 코드는 채널 배치 인터럽트 레지스터내에서 사용된다. 이것은 그 장치 인터럽트 레지스터내에서 사용하기 위한 3비트 코드에 대해 압축된다. 8개의 채널 각각에 대해 3 비트를 지니며 32 비트 장치 인터럽트 레지스터를 사용하는 것이 바람직하다. 더욱이, 8비트들은 채널이 인터럽트를 갖는 것을 나타내도록 제공되는데, 각 채널을 위 하여 이 목적에 대해 사용된 단일비트를 갖는다. 이 실시예에서의 이 발명은 PCI 버스에 적용가능하다.
이하, 본 발명의 바람직한 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.
도 1 은 유아트(UART)(10)의 블록 다이어그램이다. 유아트(UART)는 8개의 채널(12)을 포함한다. 채널 0은 그 채널에 대한 내부 회로를 나타내는데, 이것은 도시하지 않았으나 다른 8개의 채널에 대해서도 동일하다. 특히, 그것은 64 비트 전송 선입/선출(FIFO) 버퍼 (14)와 64 바이트 수신 파이포(FIFO)(16)을 갖는다. 채널은 또한 다른 제어 회로와 레지스터들을 포함한다. 이 채널들은 입출력(I/O) 라인들(18)을 경유하여 직렬 데이터 통신 라인들에 인터페이스로 접속한다. 데이터는 내부 버스(20)를 통해 내부 파이포(FIFO) 관리자 (22)로 제공될 수 있다. 이 파이포 관리자(22)는 제 2 내부 버스(24)를 통해 피씨아이(PCI) 로컬 버스 인터페이스 (26)에 데이터를 양방향으로 제공한다.
일련의 장치 배치 레지스터(30)는 피씨아이(PCI) 로컬 버스 인터페이스 (26)에 의해 직접적으로 억세스 가능하다.
도 2 는 도 1 의 장치 배치 레지스터 (30) 내에 포함된 장치 인터럽트 레지스터 (32)를 나타내는 다이어그램이다. 또한 나타낸 것은 채널 0 과 7에 대한 채널 배치 레지스터 (34), (36)이다. 유사 레지스터들은 다른 채널들을 위하여 제공될 수도 있다. 이들 각각의 레지스터들은 각각 채널 인터럽트 레지스터 (38), (40)을 포함한다. 각 채널 레지스터들은 인터럽트가 그 채널에 대해 발생될 때 그 레지스 터에 대해 쓰여진 5 비트 인터럽트 소스 코드를 포함한다. 그런 인터럽트가 발생되고 쓰여질 때, 파이포(FIFO) 관리자 (22)는 인터럽트를 검출하고 그 코드를 5비트 코드로부터 장치 인터럽트 레지스터 (32)내에 대응하는 위치에 쓰여진 3비트 코드로 변경한다. 이러한 압축은 하드와이어된(hardwired) 변환 회로에 의해 수행된다.
이 장치 인터럽트 레지스터는 그 각각의 채널들을 위한 인터럽트 소스를 나타내는 3비트를 포함한다. 도 3 은 사용된 다른 코드 및 대응하는 인터럽트 소스를 설명한다. 도 4 는 다른 인터럽트들이 어떻게 소거(clear)되는지를 설명한다.
도 2 는 또한 장치 인터럽트 레지스터 (32)의 단부에서, 장치 인터럽트 레지스터의 0바이트인 INTO 레지스터로서 언급된 8 비트들을 나타낸다. 이들 8비트들은 사용자가 단일비트를 볼 수 있고 채널이 인터럽트를 결정하도록 하기 위하여 채널이 인터럽트 소스인 것을 나타낸다.
이들 인터럽트 상태 레지스터는 두 개의 인터럽트 도식(scheme)을 지지한다. 이 제 1 도식은 0 부터 7까지 각 채널을 나타내는 각 비트를 갖고 모든 8비트 채널을 나타내는 8 비트 인디케이터이다. 이것은 인터럽트 루틴을 빠르게 인도하고 그 유아트(UART) 채널을 제공하도록 허용하고, 각 개개의 루틴에서 그 소스(들)를 결정한다. INTO 레지스터내에서 다른 비트들은 각각 유아트(UART) 채널 (7)을 표현하는 비트-7을 갖는 다른 채널들을 위한 지시를 제공한다.
제 2 도식은 각 유아트(UART) 채널을 위한 인터럽트들의 소스에 대한 세부사항을 제공한다. 모든 인터럽트들은 3 비트 코드로 엔코드(encoded) 된다. 이 3 비트 코드는 개개의 유아트(UART)의 송신기, 수신기, 라인 상태, 모뎀 포트 상태에 대응하는 7 개의 인터럽트들을 나타낸다. INT1,INT2 및 INT3 레지스터들은 모든 8개 채널들을 위한 24 비트 인터럽트 상태들을 제공한다. 비트들 8,9 및 10은 채널 0를 나타내고, 비트들 29, 30 및 31은 각각 채널 7을 나타낸다. 모든 8 채널 인터럽트들 상태는 단일 DWORD 독취 동작으로 이용가능하다. 이 특징은 호스트가 서비스 간격을 줄이면서, 인터럽트를 빠르게 인도하고 제공하도록 허용하며, 이로써 호스트 대역폭(bandwidth) 요구를 줄인다.
INTO[7:0] 채널 인터럽트 인디케이터이다. 각 비트는 요구된 서비스의 채널의 지시를 준다. 비트-0는 채널-0를 표시하고 비트-7은 채널 7을 나타낸다. 논리 1은 서비스를 위해 요청된 채널 N[7:0]을 나타낸다. 그 인터럽트 비트는 그 인터럽트 채널 레지스터의 적당한 레지스터를 독취한 후 소거한다.
INT3, INT2 및 INT1 [32:8]은 24-비트 엔코드된 인터럽트 인디케이터를형성한다. 각 채널의 인터럽트는 수신, 송신, 상태에 대한 3 비트들로 엔코드된다. 비트[10:8]은 채널 0을 나타내고 비트[31:29]를 갖는 채널 7로 상승한다. 3 비트 엔코딩과 그들의 우선 순위는 도 3 에 나타난다. 타이머와 MPIO 인터럽트들은 그 장치를 위한 것이고 그러므로 그들은 다른 채널 인터럽트내에 있는 것이 아니고 채널 0 공간 내에 존재한다.
상기 설명한 바와 같이, 본 발명에 따른 범용 비동기화 송수신기에 의하면, 호스트가 서비스 간격을 줄이면서, 인터럽트를 빠르게 인도하고 제공하도록 허용하며, 이로써 호스트 대역폭(bandwidth) 요구를 줄이는 효과가 있다.
이 기술에 익숙한 사용자들의 이해로서, 본 발명은 다른 특별한 형태로 본질적 특징을 벗어남이 없이 구체화될 수 있다. 따라서, 이전 설명은 제한이 아니고 이하 청구항에 설명된 발명의 범위에서의 예시적인 것으로 의도된 것이다.

Claims (8)

  1. 다수의 채널들;
    각각의 채널 배치 레지스터들이 상기 다수의 채널들 중 하나에 대응하는 다수의 일련의 채널 배치 레지스터들;
    다중 비트 코드에서 그 채널에 대한 인터럽트의 소스를 엔코딩(encoding)하는 채널 인터럽트 레지스터인 각 채널에 대한 상기 채널 배치 레지스터들 중 하나;
    버스 인터페이스;
    상기 버스 인터페이스에 연결되고, 사용자에 의해 버스로부터 직접 억세스 가능한 다수의 장치 배치 레지스터들; 및
    상기 채널들 각각에 대해 인터럽트 소스를 나타내기 위한 사용자 억세스가능한 코드를 갖는 장치 인터럽트 레지스터인 상기 장치 배치 레지스터들 중 하나를 포함하고, 상기 사용자 억세스 가능한 코드는 상기 채널 배치 레지스터들내에 상기 채널 인터럽트 레지스터(38)내에 상기 다중 비트 코드의 비트보다 더 적은 비트를 가지며, 모든 채널의 상기 인터럽트 상태는 1회의 리드(read) 동작에 의해 결정되는 것을 특징으로 하는 범용 비동기화 송수신기.
  2. 제 1 항에 있어서, 상기 다중 비트 코드는 5 비트인 범용 비동기화 송수신기.
  3. 제 1 항에 있어서, 상기 장치 인터럽트 레지스터의 상기 사용자 억세스 가능한 코드는 각 채널에 대해 3 비트인 범용 비동기화 송수신기.
  4. 제 1 항에 있어서, 상기 장치 인터럽트 레지스터내에 다수의 인터럽트 채널 비트들을 더 포함하고, 상기 각 인터럽트 채널 비트들은 상기 채널들 중 하나에 대응하는 범용 비동기화 송수신기.
  5. 제 1 항에 있어서, 상기 장치 인터럽트 레지스터는 32 비트 레지스터이고, 상기 범용 비동기화 송수신기는 8채널을 포함하는 범용 비동기화 송수신기.
  6. 제 1 항에 있어서, 상기 채널 인터럽트 레지스터들로부터 사용자 억세스 가능한 코드로 상기 다중 비트 코드를 변환하도록 배치된 파이포(FIFO)관리자를 더 포함하여 구성된 범용 비동기화 송수신기.
  7. 제 1 항에 있어서, 상기 버스는 PCI 버스인 범용 비동기화 송수신기.
  8. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0129614D0 (en) * 2001-12-11 2002-01-30 Nokia Corp Asynchronous serial data interface
CN106776410A (zh) * 2016-12-07 2017-05-31 深圳市科陆物联信息技术有限公司 一种具有串口的手持终端
KR102265400B1 (ko) * 2018-04-11 2021-06-15 한국전자통신연구원 Uart 통신 장치 및 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5199105A (en) * 1988-09-14 1993-03-30 National Semiconductor Corporation Universal asynchronous receiver/transmitter
EP0632391A2 (en) * 1988-09-14 1995-01-04 National Semiconductor Corporation Universal asynchronous receiver/transmitter
US5717870A (en) * 1994-10-26 1998-02-10 Hayes Microcomputer Products, Inc. Serial port controller for preventing repetitive interrupt signals
US5905913A (en) * 1997-04-24 1999-05-18 International Business Machines Corporation System for collecting a specified number of peripheral interrupts and transferring the interrupts as a group to the processor
KR100632391B1 (ko) * 2005-05-10 2006-10-09 창원대학교 산학협력단 도트 메트릭스형 스팽글 부착을 위한 트랜스 머신

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61267136A (ja) 1985-05-22 1986-11-26 Toshiba Corp 情報処理システムにおける割込方式
US4949333A (en) * 1987-04-02 1990-08-14 Advanced Micro Devices, Inc. Enhanced universal asynchronous receiver-transmitter
DE69223303T2 (de) 1991-09-27 1998-06-18 Sun Microsystems Inc Verfahren und Gerät für die dynamische Zuweisung von unadressierten Unterbrechungen
US5619544A (en) * 1994-06-03 1997-04-08 Texas Instruments Incorporated Universal asynchronous receive/transmit circuit with flow control
US6038294A (en) * 1994-09-28 2000-03-14 Intel Corporation Method and apparatus for configuring a modem capable of operating in a plurality of modes
KR0156173B1 (ko) 1995-11-21 1998-11-16 문정환 인터럽트 발생회로
US6272452B1 (en) * 1998-04-02 2001-08-07 Ati Technologies, Inc. Universal asynchronous receiver transmitter (UART) emulation stage for modem communication
KR100268885B1 (ko) * 1998-09-10 2000-10-16 김영환 비동기 데이터 송수신 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5199105A (en) * 1988-09-14 1993-03-30 National Semiconductor Corporation Universal asynchronous receiver/transmitter
EP0632391A2 (en) * 1988-09-14 1995-01-04 National Semiconductor Corporation Universal asynchronous receiver/transmitter
EP0634722A2 (en) * 1988-09-14 1995-01-18 National Semiconductor Corporation Universal asynchronous receiver/transmitter
US5717870A (en) * 1994-10-26 1998-02-10 Hayes Microcomputer Products, Inc. Serial port controller for preventing repetitive interrupt signals
US5905913A (en) * 1997-04-24 1999-05-18 International Business Machines Corporation System for collecting a specified number of peripheral interrupts and transferring the interrupts as a group to the processor
KR100632391B1 (ko) * 2005-05-10 2006-10-09 창원대학교 산학협력단 도트 메트릭스형 스팽글 부착을 위한 트랜스 머신

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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Publication number Publication date
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DE60037642D1 (de) 2008-02-14
TW557428B (en) 2003-10-11
US6947999B1 (en) 2005-09-20
DE60037642T2 (de) 2009-01-08

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