KR100613293B1 - Method of fabricating MOSFET - Google Patents

Method of fabricating MOSFET Download PDF

Info

Publication number
KR100613293B1
KR100613293B1 KR1020040117127A KR20040117127A KR100613293B1 KR 100613293 B1 KR100613293 B1 KR 100613293B1 KR 1020040117127 A KR1020040117127 A KR 1020040117127A KR 20040117127 A KR20040117127 A KR 20040117127A KR 100613293 B1 KR100613293 B1 KR 100613293B1
Authority
KR
South Korea
Prior art keywords
forming
ion implantation
semiconductor substrate
mask
gate
Prior art date
Application number
KR1020040117127A
Other languages
Korean (ko)
Other versions
KR20060079355A (en
Inventor
조용수
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040117127A priority Critical patent/KR100613293B1/en
Publication of KR20060079355A publication Critical patent/KR20060079355A/en
Application granted granted Critical
Publication of KR100613293B1 publication Critical patent/KR100613293B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure

Abstract

본 발명의 모스 전계효과 트랜지스터(MOSFET)의 제조 방법은, 반도체 기판에 고에너지로 고농도의 이온을 주입시키는 단계와, 반도체 기판의 채널이 형성될 영역을 노출시키는 마스크막 패턴을 고농도의 이온이 주입된 반도체 기판 위에 형성하는 단계와, 마스크막 패턴에 의해 노출되는 반도체 기판의 노출부분을 제거하여 홈을 형성하는 단계와, 반도체 기판의 홈내에 에피택셜층을 형성하는 단계와, 마스크막 패턴을 이온 주입 마스크로 한 이온 주입 공정으로 에피택셜층에 채널 이온 주입을 수행하는 단계와, 마스크막 패턴을 제거하는 단계와, 채널 이온 주입된 에피택셜층 위에 게이트 절연막 및 게이트 도전막이 순차적으로 적층되는 게이트스택을 형성하는 단계와, 게이트스택의 측벽에 게이트 스페이서막을 형성하는 단계와, 그리고 게이트스택 및 게이트 스페이서막을 이온 주입 마스크막으로 한 이온 주입 공정으로 깊은 소스/드레인 영역을 형성하는 단계를 포함한다.According to the present invention, a method of manufacturing a MOSFET includes implanting a high concentration of ions into a semiconductor substrate at high energy, and implanting a high concentration of ions into a mask film pattern exposing a region where a channel of the semiconductor substrate is to be formed. Forming a groove by removing the exposed portion of the semiconductor substrate exposed by the mask film pattern, forming an epitaxial layer in the groove of the semiconductor substrate, and forming a mask film pattern on the semiconductor substrate. Performing a channel ion implantation into the epitaxial layer by an ion implantation process using an implantation mask, removing the mask film pattern, and a gate stack in which a gate insulating film and a gate conductive film are sequentially stacked on the channel ion implanted epitaxial layer. Forming a gate spacer film on the sidewalls of the gate stack, and forming a gate stack And forming a deep source / drain region in an ion implantation process using the gate spacer film as an ion implantation mask film.

MOSFET, 나노 스케일, 단채널 효과, 에피택셜MOSFET, nanoscale, short channel effect, epitaxial

Description

모스 전계효과 트랜지스터의 제조 방법{Method of fabricating MOSFET}Method of manufacturing MOS field effect transistor {Method of fabricating MOSFET}

도 1 내지 도 7은 본 발명에 따른 모스 전계효과 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 7 are cross-sectional views illustrating a method of manufacturing a MOS field effect transistor according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 나노 스케일(nano scale)의 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOSFET) 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a nano-scale MOS field effect transistor (MOSFET).

최근 반도체 소자의 집적도 증가에 따라 나노 스케일의 소자들에 대한 개발이 활발하게 진행되고 있다. MOSFET의 경우에도 나노 스케일의 MOSFET에 대한 요구가 대두되고 있으며, 이와 같은 요구에 따라 MOSFET의 집적도를 증가시키려는 노력도 지속적으로 이루어지고 있다.Recently, with the increase in the degree of integration of semiconductor devices, development of nanoscale devices has been actively conducted. In the case of MOSFETs, there is a demand for nanoscale MOSFETs, and efforts are being made to increase the density of MOSFETs.

그러나 MOSFET의 크기가 작아지면서, 채널 길이도 함께 짧아지며, 그 결과 단채널 효과(short channel effect)에 따른 문제점도 점점 더 심각해지고 있다. 따라서 나노 스케일의 MOSFET의 성공 여부는 단채널 효과를 얼마나 효과적으로 억제하느냐에 좌우된다고 할 수 있다. 단채널 효과는 MOSFET의 특성을 열화시키는데, 예컨대 MOSFET의 포화 전류 영역이 없어지고 전압에 따라서 계속 증가하는 현상을 유발하고, 누설 전류를 증가시키며, 또한 문턱전압의 급격한 감소 현상을 발생시킨다.However, as MOSFETs become smaller, the channel lengths become shorter, and as a result, the problems caused by short channel effects become more and more serious. Thus, the success of nanoscale MOSFETs depends on how effectively the short channel effect is suppressed. The short channel effect degrades the characteristics of the MOSFET, for example, the saturation current region of the MOSFET is lost and continues to increase with voltage, the leakage current is increased, and the threshold voltage is also drastically reduced.

지금까지 이와 같은 단채널 효과를 억제시키기 위하여 여러 가지 방법들을 사용하여 왔다. 예컨대 수직 도핑 프로파일을 조절하기 위하여 SSR(Super Steep Retrograde) 웰을 형성하거나, 수평 도핑 프로파일을 조절하기 위하여 할로(halo) 또는 포켓(pocket) 임플란트를 수행하는 방법이 사용되어 왔다. 그러나 이와 같은 방법만으로는 나노 스케일의 MOSFET의 단채널 효과를 억제시키는 데 한계가 있다.Many methods have been used to suppress such short channel effects. For example, a method of forming a super steep retrograde (SSR) well to adjust the vertical doping profile or performing a halo or pocket implant to adjust the horizontal doping profile has been used. However, this method alone is limited in suppressing the short channel effect of the nanoscale MOSFET.

본 발명이 이루고자 하는 기술적 과제는 단채널 효과가 억제되는 나노 스케일의 MOSFET의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a nanoscale MOSFET in which short channel effects are suppressed.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MOSFET의 제조 방법은,In order to achieve the above technical problem, a method of manufacturing a MOSFET according to the present invention,

반도체 기판에 고에너지로 고농도의 이온을 주입시키는 단계;Implanting high concentrations of ions into the semiconductor substrate at high energy;

상기 반도체 기판의 채널이 형성될 영역을 노출시키는 마스크막 패턴을 상기 고농도의 이온이 주입된 반도체 기판 위에 형성하는 단계;Forming a mask layer pattern on the semiconductor substrate implanted with the high concentration of ions to expose a region where the channel of the semiconductor substrate is to be formed;

상기 마스크막 패턴에 의해 노출되는 반도체 기판의 노출 부분을 제거하여 홈을 형성하는 단계;Forming a groove by removing an exposed portion of the semiconductor substrate exposed by the mask film pattern;

상기 반도체 기판의 홈 내에 에피택셜층을 형성하는 단계;Forming an epitaxial layer in a groove of the semiconductor substrate;

상기 마스크막 패턴을 이온 주입 마스크로 한 이온 주입 공정으로 상기 에피택셜층에 채널 이온 주입을 수행하는 단계;Performing channel ion implantation into the epitaxial layer by an ion implantation process using the mask layer pattern as an ion implantation mask;

상기 마스크막 패턴을 제거하는 단계;Removing the mask layer pattern;

상기 채널 이온 주입된 에피택셜층 위에 게이트 절연막 및 게이트 도전막이 순차적으로 적층되는 게이트스택을 형성하는 단계;Forming a gate stack in which a gate insulating film and a gate conductive film are sequentially stacked on the channel ion implanted epitaxial layer;

상기 게이트스택의 측벽에 게이트 스페이서막을 형성하는 단계; 및Forming a gate spacer layer on sidewalls of the gate stack; And

상기 게이트스택 및 게이트 스페이서막을 이온 주입 마스크막으로 한 이온 주입 공정으로 깊은 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming a deep source / drain region by an ion implantation process using the gate stack and the gate spacer layer as an ion implantation mask layer.

본 발명에 있어서, 상기 반도체 기판에 고에너지로 고농도의 이온을 주입시키는 단계를 수행하기 전에 상기 반도체 기판의 상부에 웰영역을 형성하기 위한 이온 주입 공정을 수행하는 단계를 더 포함할 수 있다.The method may further include performing an ion implantation process for forming a well region on an upper portion of the semiconductor substrate before performing the implantation of high concentration ions into the semiconductor substrate at high energy.

또한 상기 게이트 스페이서막을 형성하기 전에 상기 게이트스택을 이온 주입 마스크로 한 이온 주입 공정으로 소스/드레인 연장 영역을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a source / drain extension region by an ion implantation process using the gate stack as an ion implantation mask before forming the gate spacer layer.

상기 반도체 기판의 노출 부분을 제거하여 형성되는 홈의 깊이는, 고에너지로 고농도의 이온이 주입된 영역 중에서 상기 마스크막 패턴에 의해 노출되는 부분에서의 영역이 제거되는 정도의 깊이가 되도록 하는 것이 바람직하다.The depth of the groove formed by removing the exposed portion of the semiconductor substrate is preferably such that the region in the portion exposed by the mask film pattern is removed from the region into which high concentration of ions are implanted at high energy. Do.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 1 내지 도 7은 본 발명에 따른 모스 전계효과 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 7 are cross-sectional views illustrating a method of manufacturing a MOS field effect transistor according to the present invention.

먼저 도 1에 도시된 바와 같이, 실리콘 기판과 같은 반도체 기판(100)에 웰형성을 위한 이온 주입 공정을 수행한다. 도면에서 화살표(111)는 반도체 기판(100)으로의 이온 주입을 의미한다. 상기 이온 주입 공정은 별개의 이온 주입 마스크막 패턴을 사용하여 여러 차례에 걸쳐서 수행될 수 있다. 예컨대 제1 도전형, 즉 n형 웰영역 형성을 위한 이온 주입 공정을 수행하고, 이어서 제2 도전형, 즉 p형 웰영역 형성을 위한 이온 주입 공정을 수행할 수 있다. 물론 반대 순서로 진행할 수도 있다.First, as shown in FIG. 1, an ion implantation process for forming a well is performed on a semiconductor substrate 100 such as a silicon substrate. Arrow 111 in the drawing means the ion implantation into the semiconductor substrate 100. The ion implantation process may be performed several times using a separate ion implantation mask layer pattern. For example, an ion implantation process for forming a first conductivity type, that is, an n-type well region, may be performed, followed by an ion implantation process for forming a second conductivity type, that is, a p-type well region. Of course, you can proceed in reverse order.

다음에 도 2에 도시된 바와 같이, 웰영역이 형성된 반도체 기판(100)에 고농도의 이온을 주입시킨다. 도면에서 화살표(112)는 반도체 기판(100)으로의 고농도의 이온 주입을 의미한다. 상기 고농도의 이온 주입은 단채널 효과를 개선하기 위한 것으로서 고에너지 상태로 이온 주입 공정을 수행한다.Next, as shown in FIG. 2, a high concentration of ions are implanted into the semiconductor substrate 100 on which the well region is formed. Arrow 112 in the figure means a high concentration of ion implantation into the semiconductor substrate 100. The high concentration of ion implantation is to improve the short channel effect and performs the ion implantation process in a high energy state.

다음에 도 3에 도시된 바와 같이, 고에너지로 고농도의 이온이 주입된 반도체 기판(100) 위에 마스크막 패턴(120)을 형성한다. 이 마스크막 패턴(120)은 포토레지스트막 패턴으로 형성할 수 있으며, 다른 하드마스크막 패턴으로 형성할 수도 있다. 상기 마스크막 패턴(120)은 개구부(121)를 갖는데, 이 개구부(121)에 의하여 반도체 기판(100)의 표면 중에서 채널이 형성될 영역의 표면이 노출된다.Next, as shown in FIG. 3, a mask film pattern 120 is formed on the semiconductor substrate 100 into which high concentrations of ions are implanted at high energy. The mask film pattern 120 may be formed of a photoresist film pattern, or may be formed of another hard mask film pattern. The mask layer pattern 120 has an opening 121. The opening 121 exposes the surface of the region where the channel is to be formed in the surface of the semiconductor substrate 100.

다음에 도 4에 도시된 바와 같이, 상기 마스크막 패턴(120)을 식각 마스크로 한 식각 공정으로 반도체 기판(100)의 노출 표면을 일정 깊이만큼 제거하여 홈(101)이 형성되도록 한다. 이때 만들어지는 홈(101)의 깊이는, 고에너지로 고농도의 이온이 주입된 영역 중에서 마스크막 패턴(120)에 의해 노출되는 부분에서의 영역이 제거되는 정도의 깊이가 되도록 한다.Next, as shown in FIG. 4, the groove 101 is formed by removing the exposed surface of the semiconductor substrate 100 by a predetermined depth in an etching process using the mask layer pattern 120 as an etching mask. At this time, the depth of the groove 101 to be made is such that the region in the portion exposed by the mask film pattern 120 is removed from the region into which the high concentration of ions are implanted.

다음에 도 5에 도시된 바와 같이, 마스크막 패턴(120)에 의해 노출되는 반도체 기판(100)의 홈(101)에 선택적 에피택셜 성장법을 이용하여 에피택셜층(130)을 성장시킨다.Next, as shown in FIG. 5, the epitaxial layer 130 is grown in the grooves 101 of the semiconductor substrate 100 exposed by the mask film pattern 120 using the selective epitaxial growth method.

다음에 도 6에 도시된 바와 같이, 마스크막 패턴(120)을 이온 주입 마스크막으로 한 이온 주입 공정을 수행하여 채널 이온 주입을 수행한다. 도면에서 화살표(113)는 채널 이온 주입을 의미한다. 이 채널 이온 주입에 의해 에피택셜층(130)에는 불순물 이온이 주입되며, 상기 에피택셜층(130)은 적절한 문턱전압 값을 갖는 채널 영역이 된다. 채널 이온 주입을 수행한 후에는 상기 마스크막 패턴(120)을 제거한다. 마스크막 패턴(120)을 포토레지스트막으로 형성한 경우 통상의 애싱 공정을 수행하여 제거할 수 있다. 마스크막 패턴(120)을 하드 마스크막으로 형성한 경우에는 습식 식각과 같은 방법을 사용하여 제거할 수 있다.Next, as shown in FIG. 6, an ion implantation process using the mask layer pattern 120 as an ion implantation mask layer is performed to perform channel ion implantation. Arrow 113 in the figure means channel ion implantation. Impurity ions are implanted into the epitaxial layer 130 by the channel ion implantation, and the epitaxial layer 130 becomes a channel region having an appropriate threshold voltage value. After the channel ion implantation is performed, the mask layer pattern 120 is removed. When the mask layer pattern 120 is formed of a photoresist layer, the mask layer pattern 120 may be removed by performing a conventional ashing process. When the mask layer pattern 120 is formed as a hard mask layer, the mask layer pattern 120 may be removed using a wet etching method.

다음에 도 7에 도시된 바와 같이, 에피택셜층(도 6의 130)에 의해 형성되는 채널 영역(101) 위에 게이트 절연막(140) 및 게이트 도전막(150)이 순차적으로 적층되는 게이트스택(140/150)을 형성한다. 그리고 게이트스택(140/150)을 이온 주입 마스크막으로 한 이온 주입 공정으로, 소스/드레인 연장 영역(source/drain extension region)(171)을 채널 영역(101)의 양쪽에 얕게 형성되도록 한다. 다음에 게이트스택(140/150)의 측벽에 게이트 스페이서막(160)을 형성한다. 그리고 게이트스택(140/150) 및 게이트 스페이서막(160)을 이온 주입 마스크막으로 한 이온 주입 공정으로 깊은 소스/드레인 영역(deep source/drain region)(172)을 형성한다. 그러면 얕은 소스/드레인 연장 영역(171) 및 깊은 소스/드레인 영역(172)으로 이루어지는 LDD(Lightly Doped Drain) 구조의 소스/드레인 영역(170)이 만들어진다. 비록 본 실시예에서는 설명하지 않았지만, 이후 단채널 효과의 억제를 위하여 할로 이온주입 또는 포켓 이온주입 등을 더 수행할 수도 있다.Next, as shown in FIG. 7, the gate stack 140 in which the gate insulating layer 140 and the gate conductive layer 150 are sequentially stacked on the channel region 101 formed by the epitaxial layer 130 (in FIG. 6). / 150). In an ion implantation process using the gate stack 140/150 as an ion implantation mask layer, the source / drain extension region 171 is shallowly formed on both sides of the channel region 101. Next, a gate spacer layer 160 is formed on the sidewalls of the gate stacks 140/150. A deep source / drain region 172 is formed by an ion implantation process using the gate stack 140/150 and the gate spacer layer 160 as an ion implantation mask layer. As a result, a source / drain region 170 having a lightly doped drain (LDD) structure including a shallow source / drain extension region 171 and a deep source / drain region 172 is formed. Although not described in the present embodiment, in order to suppress the short channel effect, halo ion implantation or pocket ion implantation may be further performed.

지금까지 설명한 바와 같이, 본 발명에 따른 MOSFET의 제조 방법에 의하면, 단채널 효과의 발생이 억제되도록 하는 고성능의 나노 스케일의 MOSFET를 제조하는 방법을 제공할 수 있다.As described so far, according to the method for manufacturing a MOSFET according to the present invention, it is possible to provide a method for manufacturing a high-performance nanoscale MOSFET in which generation of short channel effects is suppressed.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (4)

반도체 기판의 상부에 웰영역을 형성하기 위한 이온 주입 공정을 수행하는 단계;Performing an ion implantation process for forming a well region on the semiconductor substrate; 웰영역이 형성된 상기 반도체 기판에 고에너지로 고농도의 이온을 주입시키는 단계;Implanting ions of high concentration into the semiconductor substrate on which well regions are formed at high energy; 상기 반도체 기판의 채널이 형성될 영역을 노출시키는 마스크막 패턴을 상기 고농도의 이온이 주입된 반도체 기판 위에 형성하는 단계;Forming a mask layer pattern on the semiconductor substrate implanted with the high concentration of ions to expose a region where the channel of the semiconductor substrate is to be formed; 상기 마스크막 패턴에 의해 노출되는 반도체 기판의 노출 부분을 제거하여 홈을 형성하는 단계;Forming a groove by removing an exposed portion of the semiconductor substrate exposed by the mask film pattern; 상기 반도체 기판의 홈 내에 에피택셜층을 형성하는 단계;Forming an epitaxial layer in a groove of the semiconductor substrate; 상기 마스크막 패턴을 이온 주입 마스크로 한 이온 주입 공정으로 상기 에피택셜층에 채널 이온 주입을 수행하는 단계;Performing channel ion implantation into the epitaxial layer by an ion implantation process using the mask layer pattern as an ion implantation mask; 상기 마스크막 패턴을 제거하는 단계;Removing the mask layer pattern; 상기 채널 이온 주입된 에피택셜층 위에 게이트 절연막 및 게이트 도전막이 순차적으로 적층되는 게이트스택을 형성하는 단계;Forming a gate stack in which a gate insulating film and a gate conductive film are sequentially stacked on the channel ion implanted epitaxial layer; 상기 게이트스택의 측벽에 게이트 스페이서막을 형성하는 단계; 및Forming a gate spacer layer on sidewalls of the gate stack; And 상기 게이트스택 및 게이트 스페이서막을 이온 주입 마스크막으로 한 이온 주입 공정으로 깊은 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조 방법.Forming a deep source / drain region by an ion implantation process using the gate stack and the gate spacer layer as an ion implantation mask layer. 삭제delete 제 1항에 있어서,The method of claim 1, 상기 게이트 스페이서막을 형성하기 전에 상기 게이트스택을 이온 주입 마스크로 한 이온 주입 공정으로 소스/드레인 연장 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조 방법.And forming a source / drain extension region by an ion implantation process using the gate stack as an ion implantation mask before forming the gate spacer layer. 제 1항에 있어서,The method of claim 1, 상기 반도체 기판의 노출 부분을 제거하여 형성되는 홈의 깊이는, 고에너지로 고농도의 이온이 주입된 영역 중에서 상기 마스크막 패턴에 의해 노출되는 부분에서의 영역이 제거되는 정도의 깊이가 되도록 하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조 방법.The depth of the groove formed by removing the exposed portion of the semiconductor substrate is such that the region in the portion exposed by the mask film pattern is removed from the region where the high concentration of ions are implanted. The manufacturing method of a MOS field effect transistor.
KR1020040117127A 2004-12-30 2004-12-30 Method of fabricating MOSFET KR100613293B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117127A KR100613293B1 (en) 2004-12-30 2004-12-30 Method of fabricating MOSFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117127A KR100613293B1 (en) 2004-12-30 2004-12-30 Method of fabricating MOSFET

Publications (2)

Publication Number Publication Date
KR20060079355A KR20060079355A (en) 2006-07-06
KR100613293B1 true KR100613293B1 (en) 2006-08-21

Family

ID=37171003

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117127A KR100613293B1 (en) 2004-12-30 2004-12-30 Method of fabricating MOSFET

Country Status (1)

Country Link
KR (1) KR100613293B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940005734B1 (en) * 1991-07-04 1994-06-23 금성일랙트론 주식회사 Manufacturing method of cmos
KR20020017799A (en) * 2000-08-31 2002-03-07 박종섭 Method for fabrication wafer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940005734B1 (en) * 1991-07-04 1994-06-23 금성일랙트론 주식회사 Manufacturing method of cmos
KR20020017799A (en) * 2000-08-31 2002-03-07 박종섭 Method for fabrication wafer

Also Published As

Publication number Publication date
KR20060079355A (en) 2006-07-06

Similar Documents

Publication Publication Date Title
KR100613294B1 (en) MOSFET improving the short channel effect and method of fabricating the same
US11114551B2 (en) Fin field-effect transistor having counter-doped regions between lightly doped regions and doped source/drain regions
KR100237117B1 (en) Semiconductor device having ldd structure with pocket on drain side and method for fabricating the same
JP4489467B2 (en) Method for forming semiconductor device
KR100596444B1 (en) Semiconductor device and method for manufacturing the same
KR100613355B1 (en) MOSFET and method of fabricating the MOSFET
KR100613293B1 (en) Method of fabricating MOSFET
KR100650900B1 (en) Method for fabricating semiconductor device
JP3854290B2 (en) Semiconductor device and manufacturing method thereof
JPH09181313A (en) Manufacturing method for mosfet
KR100965213B1 (en) Method for forming transistor in semiconductor device
KR100521439B1 (en) Method for fabricating the p-channel MOS transistor
KR100602113B1 (en) Transistor and manufacturing process thereof
CN107591330B (en) Method for forming semiconductor structure
KR101051157B1 (en) Transistor Formation Method of Semiconductor Device
KR100905165B1 (en) A method for forming a transistor of a semiconductor device
KR100334968B1 (en) Method for fabricating buried channel type PMOS transistor
KR100546141B1 (en) Transistor of semiconductor device and forming method thereof
KR100575612B1 (en) Method of fabricating a MOSEET
KR100501935B1 (en) Semiconductor device manufacturing technology using second side wall process
KR100541681B1 (en) Method for forming asymmetry junction of semiconductor device
KR100772115B1 (en) Method of manufacturing mosfet device
KR20100111021A (en) Semiconductor device and method for manufacturing the same
KR20080029272A (en) Method of manufacturing mosfet device
KR20050015009A (en) A transistor of a semiconductor device and A method for forming the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120726

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee