KR20050015009A - A transistor of a semiconductor device and A method for forming the same - Google Patents
A transistor of a semiconductor device and A method for forming the sameInfo
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Abstract
Description
본 발명은 반도체 소자의 트랜지스터 및 그 형성방법에 관한 것으로, 특히 셀부와 같이 패턴 밀도가 높은 부분을 제외한 부분, 즉 주변회로부나 로직부에서 고밀도의 트랜지스터 제작시 숏채널 마진 ( short channel margin ) 확보 및 접합 누설 전류의 감소와 브레이크다운 전압 ( break down voltage ) 증가를 가능하게 하는 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor of a semiconductor device and a method of forming the same. Particularly, a short channel margin is secured when a high density transistor is manufactured in a portion excluding a portion having a high pattern density such as a cell portion, that is, a peripheral circuit portion or a logic portion. It relates to a technique that allows for a reduction in junction leakage current and an increase in break down voltage.
반도체소자의 기술이 고집적화됨에 따른 트랜지스터의 채널 길이는 크게 감소되고 있지만 누설전류에 대한 요구를 만족시키면서 기존의 축소 기술을 적용시키는 것은 매우 어렵다. As the technology of semiconductor devices is highly integrated, the channel length of transistors is greatly reduced, but it is very difficult to apply existing reduction techniques while satisfying the demand for leakage current.
게이트 길이 감소에 의한 숏채널효과 ( short channel effect )를 억제하기 위해 기판의 도핑 농도를 높일 경우 접합누설전류의 증가가 현저하기 때문이다. This is because an increase in junction leakage current is remarkable when the doping concentration of the substrate is increased to suppress the short channel effect due to the reduction of the gate length.
일반적으로, 상기 접합누설전류의 증가는 소비전력의 증가를 야기하는 문제를 안고 있다. In general, an increase in the junction leakage current has a problem of causing an increase in power consumption.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도로서, 주변회로부나 로직부를 도시한 것이다. 일반적으로, 주변회로부나 로직부는 하나의 활성영역에 하나의 워드라인이 통과하는 구조로 형성된다. 1A and 1B are cross-sectional views illustrating a method of forming a transistor of a semiconductor device according to the prior art, and illustrate a peripheral circuit portion and a logic portion. In general, the peripheral circuit portion or the logic portion is formed in a structure in which one word line passes through one active region.
도 1a를 참조하면, 반도체기판(11) 상에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다. Referring to FIG. 1A, an isolation layer (not shown) defining an active region is formed on the semiconductor substrate 11.
그리고, 상기 반도체기판(11)의 활성영역 상부에 게이트산화막(13)과 게이트전극용 폴리실리콘(15), 게이트전극용 금속층(17) 및 하드마스크층(19)의 적층구조를 형성하고 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극을 형성한다. In addition, a stacked structure of a gate oxide layer 13, a gate electrode polysilicon 15, a gate electrode metal layer 17, and a hard mask layer 19 is formed on the active region of the semiconductor substrate 11. The stacked structure is etched by a photolithography process using a mask (not shown) to form a gate electrode.
도 1b를 참조하면, 상기 게이트전극을 마스크로 하여 상기 반도체기판(11)에 저농도의 불순물을 이온주입하여 LDD ( lightly doped drain ) 구조를 갖는 저농도의 불순물 접합영역(21)을 형성한다. Referring to FIG. 1B, a low concentration of impurity junction region 21 having a lightly doped drain (LDD) structure is formed by ion implanting a low concentration of impurities into the semiconductor substrate 11 using the gate electrode as a mask.
도 1c를 참조하면, 상기 게이트전극의 측벽에 절연막 스페이서(23)를 형성하고 이를 마스크로 하여 상기 반도체기판(11)에 고농도의 불순물을 이온주입하여 고농도의 불순물 접합영역(25)을 형성함으로써 LDD 구조의 트랜지스터를 형성하였다. Referring to FIG. 1C, an LDD is formed by forming an insulating film spacer 23 on a sidewall of the gate electrode and implanting a high concentration of impurities into the semiconductor substrate 11 using the mask as a mask to form a high concentration impurity junction region 25. A transistor of the structure was formed.
그러나, 상기 LDD 구조만으로는 숏채널효과를 개선하기 어렵고 그에 따른 특성 열화를 유발하는 문제점이 있다. However, there is a problem in that it is difficult to improve the short channel effect only by the LDD structure alone and cause deterioration of characteristics.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 숏채널 마진을 확보하며 드레인 전계에 의한 접합 누설 전류를 감소시키는 할로도핑영역 ( halo implanted region ) 을 게이트전극의 에지 부분에 형성하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 반도체소자의 트랜지스터 및 그 형성방법을 제공하는데 그 목적이 있다. In order to solve the problems of the related art, a semiconductor device is formed by forming a halo implanted region in the edge portion of a gate electrode to secure a short channel margin and reduce a junction leakage current caused by a drain electric field. And to provide a transistor and a method of forming the semiconductor device that can improve the reliability.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터는, In order to achieve the above object, a transistor of a semiconductor device according to the present invention,
반도체 기판 상부에 구비된 게이트 전극;A gate electrode provided on the semiconductor substrate;
상기 게이트 전극의 측벽에 구비된 제1 절연막 스페이서;A first insulating film spacer provided on sidewalls of the gate electrode;
상기 제1 절연막 스페이서 양측의 반도체 기판에 형성된 트렌치의 표면에 구비된 저농도 불순물 접합 영역;A low concentration impurity junction region provided on the surface of the trench formed on the semiconductor substrate on both sides of the first insulating film spacer;
상기 제1 절연막 스페이서 측벽에 구비되며, 상기 트렌치를 매립하는 제2 절연막 스페이서;A second insulating film spacer disposed on sidewalls of the first insulating film spacers and filling the trench;
상기 저농도 불순물 접합 영역과 인접하도록 상기 제1 절연막 스페이서 하부의 반도체 기판에 구비되는 할로 도핑 영역;A halo doped region provided in the semiconductor substrate under the first insulating layer spacer so as to be adjacent to the low concentration impurity junction region;
상기 제2 절연막 스페이서 양측의 반도체 기판에 구비되는 고농도 불순물 접합 영역; 및A high concentration impurity junction region provided in the semiconductor substrate on both sides of the second insulating film spacer; And
상기 고농도 불순물 접합 영역 상부에 구비되는 에피택셜 실리콘층을 포함하는 것과,An epitaxial silicon layer provided on the high concentration impurity junction region;
상기 제1절연막 스페이서와 제2절연막 스페이서는 질화막으로 형성하는 것과,The first insulating film spacer and the second insulating film spacer is formed of a nitride film,
상기 에피택셜 실리콘층은 상기 게이트전극 높이의 1/5 ∼ 4/5 의 높이로 형성하는 것을 특징으로 한다. The epitaxial silicon layer is formed to a height of 1/5 to 4/5 of the height of the gate electrode.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, In addition, in order to achieve the above object, a method of forming a transistor of a semiconductor device according to the present invention,
반도체기판 상에 형성된 게이트전극의 측벽에 제1절연막 스페이서를 형성하는 공정과, Forming a first insulating film spacer on sidewalls of the gate electrode formed on the semiconductor substrate;
전체표면상부에 상기 제1절연막 스페이서와 식각선택비 차이를 갖는 희생막을 증착하는 공정과,Depositing a sacrificial film having a difference in etching selectivity with the first insulating film spacer on an entire surface thereof;
상기 반도체기판에 고농도의 불순물을 이온주입하여 고농도의 불순물 접합영역을 형성하는 공정과,Forming a high concentration impurity junction region by implanting a high concentration of impurities into the semiconductor substrate;
상기 희생막을 이방성식각하여 상기 제1절연막 스페이서의 측벽에 희생막 스페이서를 형성하는 공정과,Anisotropically etching the sacrificial layer to form a sacrificial layer spacer on sidewalls of the first insulating layer spacers;
상기 고농도의 불순물 접합영역의 반도체기판에 상기 희생막 스페이서를 노출시키는 에피택셜 실리콘층을 성장시키는 공정과,Growing an epitaxial silicon layer exposing the sacrificial film spacer on the semiconductor substrate in the high concentration impurity junction region;
상기 희생막 스페이서를 제거하여 상기 반도체기판을 노출시키는 공정과,Exposing the semiconductor substrate by removing the sacrificial layer spacer;
상기 노출된 반도체기판에 저농도의 불순물을 이온주입하여 저농도의 불순물 접합영역을 형성하는 공정과,Forming a low concentration impurity junction region by ion implanting a low concentration of impurities into the exposed semiconductor substrate;
상기 저농도의 불순물 접합영역을 소정깊이 식각하여 트렌치를 형성하는 공정과,Forming a trench by etching the low concentration impurity junction region a predetermined depth;
상기 게이트전극의 에지부분에 할로 임플란트하여 할로 도핑영역을 형성하는 공정과,Forming a halo doped region by halo implanting at an edge portion of the gate electrode;
상기 트렌치를 매립하는 제2절연막 스페이서를 상기 게이트전극의 측벽에 형성하는 공정을 포함하는 것과,Forming a second insulating film spacer filling the trench on a sidewall of the gate electrode;
상기 제1절연막 스페이서와 제2절연막 스페이서는 질화막으로 형성하는 것과,The first insulating film spacer and the second insulating film spacer is formed of a nitride film,
상기 희생막은 산화막으로 형성하는 것과,The sacrificial film is formed of an oxide film,
상기 에피택셜 실리콘층은 상기 게이트전극 높이의 1/5 ∼ 4/5 의 높이로 형성하는 것과,The epitaxial silicon layer is formed to a height of 1/5 to 4/5 of the height of the gate electrode,
상기 할로 임플란트 공정은 경사 이온 주입공정으로 실시하는 것을 특징으로 한다. The halo implant process is characterized in that carried out by a gradient ion implantation process.
한편, 본 발명의 원리는, 할로 임플란트 공정을 이용하여 숏채널 마진을 향상시키는 것이다. On the other hand, the principle of the present invention is to improve the short channel margin using a halo implant process.
여기서, 상기 할로 임플란트 공정은 포켓 임플란트 ( pocket implant ) 라고도 불리며, MOSFET 의 채널 길이가 깊은 서브-마이크론으로 작아지면서 더욱 심각해지고 있는 숏채널 효과를 억제하기 위하여 도입된 공정으로서, NMOS 인 경우는 피형의 불순물로, PMOS 인 경우는 엔형의 불순물로 이온주입하여 채널쪽의 도핑 농도를 국부적으로 증가시키는 것이다. Here, the halo implant process, also called a pocket implant, is a process introduced to suppress short channel effects, which are becoming more serious as the channel length of the MOSFET is reduced to a deep sub-micron. As an impurity, in the case of PMOS, ion implantation is performed with an en-type impurity to locally increase the doping concentration at the channel side.
또한, 상기 할로 임플란트 공정은 바이어스가 걸렸을 때 공핍층을 감소시킬 수 있기 때문에 DIBL ( drain induced barrier lowering ) 과 같은 숏채널효과를 효과적으로 억제할 수 있다.In addition, since the halo implant process can reduce the depletion layer when bias is applied, short channel effects such as drain induced barrier lowering (DIBL) can be effectively suppressed.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다. 2A to 2G are cross-sectional views illustrating a method of forming a transistor of a semiconductor device according to the present invention.
도 2a를 참조하면, 반도체기판(31)에 소자분리막(도시안됨)을 형성한다. Referring to FIG. 2A, an isolation layer (not shown) is formed on the semiconductor substrate 31.
상기 반도체기판(31)의 전체표면상부에 게이트산화막(33), 게이트전극용 폴리실리콘(35), 게이트전극용 금속층(37) 및 하드마스크층(39)의 적층구조를 형성한다. A stacked structure of a gate oxide film 33, a gate electrode polysilicon 35, a gate electrode metal layer 37 and a hard mask layer 39 is formed on the entire surface of the semiconductor substrate 31.
게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극을 형성한다.The stacked structure is etched by a photolithography process using a gate electrode mask (not shown) to form a gate electrode.
도 2b를 참조하면, 상기 게이트전극의 측벽에 제1절연막 스페이서(41)를 형성한다. 이때, 상기 제1절연막 스페이서(41)는 질화막으로 형성한다. Referring to FIG. 2B, a first insulating layer spacer 41 is formed on sidewalls of the gate electrode. In this case, the first insulating film spacer 41 is formed of a nitride film.
전체표면상부에 희생막(43)을 일정두께 증착한다. 상기 희생막(43)은 산화막으로 형성한다. A sacrificial film 43 is deposited to a predetermined thickness on the entire surface. The sacrificial layer 43 is formed of an oxide layer.
상기 게이트전극 및 그 주변의 절연층들을 이용하여 상기 반도체기판(31)에 고농도의 불순물을 이온주입하여 고농도의 불순물 접합영역(45)을 형성한다. A high concentration of impurity junction region 45 is formed by ion implanting a high concentration of impurities into the semiconductor substrate 31 using the gate electrode and the surrounding insulating layers.
도 2c를 참조하면, 상기 희생막(43)을 증착된 두께만큼 이방성 식각하여 상기 제1절연막 스페이서(41)의 측벽에 희생막(43) 스페이서를 형성한다. Referring to FIG. 2C, the sacrificial layer 43 is anisotropically etched by the deposited thickness to form the sacrificial layer 43 spacer on the sidewall of the first insulating layer spacer 41.
도 2d를 참조하면, 상기 고농도의 불순물 접합영역(45) 상에 에피택셜 실리콘층 ( epitaxial silicon layer, 이하에서 ESL 이라 함 )(46)을 성장시킨다. 이때, 상기 에피택셜 실리콘층(46)은 상기 게이트전극 높이의 1/5 ∼ 4/5 의 높이로 형성한 것이다. Referring to FIG. 2D, an epitaxial silicon layer (hereinafter, referred to as ESL) 46 is grown on the high concentration impurity junction region 45. In this case, the epitaxial silicon layer 46 is formed to have a height of 1/5 to 4/5 of the height of the gate electrode.
도 2e를 참조하면, 상기 희생막(43) 스페이서를 제거하여 상기 희생막(43) 스페이서 저부의 반도체기판을 노출시키는 동시에 상기 제1절연막 스페이서(41)와 ESL(46)을 일정거리 이격시킨다. Referring to FIG. 2E, the sacrificial layer 43 spacer is removed to expose the semiconductor substrate at the bottom of the sacrificial layer 43 spacer, and the first insulating layer spacer 41 and the ESL 46 are spaced apart from each other by a predetermined distance.
도 2f 및 도 2g 를 참조하면, 상기 게이트전극 상측의 하드마스크층(39), 제1절연막 스페이서(41) 및 ESL (46)을 마스크로 하여 상기 노출된 반도체기판(31)에 저농도의 불순물 이온을 주입하여 저농도의 불순물 접합영역(47)을 형성함으로써 LDD 구조를 구비한다.2F and 2G, the impurity ions having a low concentration on the exposed semiconductor substrate 31 using the hard mask layer 39, the first insulating layer spacer 41, and the ESL 46 as a mask on the upper side of the gate electrode. Is injected to form a low concentration impurity junction region 47, thereby providing an LDD structure.
상기 저농도의 불순물 접합영역(47)의 반도체기판을 소정두께 식각하여 소정깊이의 트렌치(48)를 형성한다. The semiconductor substrate of the low concentration impurity junction region 47 is etched to form a trench 48 having a predetermined depth.
상기 하드마스크층(39), 제1절연막 스페이서(41) 및 ESL (46)을 마스크로 하여 상기 게이트전극의 에지부 하측으로 할로 임플란트 공정을 실시하여 할로 도핑 영역(49)을 형성한다. The halo doped region 49 is formed by performing a halo implant process under the edge portion of the gate electrode using the hard mask layer 39, the first insulating layer spacer 41, and the ESL 46 as a mask.
이때, 상기 할로 임플란트 공정은 상기 게이트전극의 에지부에 형성되는 제1절연막 스페이서(41)의 하측에 형성되도록 경사지게 실시한다.At this time, the halo implant process is inclined to be formed below the first insulating film spacer 41 formed in the edge portion of the gate electrode.
도 2h를 참조하면, 상기 트렌치(48)를 매립하는 제2절연막 스페이서(51)를 제1절연막 스페이서(41)의 측벽에 형성한다. Referring to FIG. 2H, a second insulating film spacer 51 filling the trench 48 is formed on sidewalls of the first insulating film spacer 41.
이때, 상기 제2절연막 스페이서(51)는 상기 트렌치(48)를 매립할 수 있는 두께로 질화막을 증착하고 이를 이방성 식각하여 형성한 것이다. In this case, the second insulating layer spacer 51 is formed by depositing a nitride film to a thickness capable of filling the trench 48 and anisotropically etching it.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜지스터 및 그 형성방법은, 트랜지스터의 숏채널 마진을 확보하는 동시에 접합 누설 전류를 감소시키며 브레이크다운 전압의 증가를 기대할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 소자의 고집적화를 가능하게 하는 효과를 제공한다. As described above, the transistor of the semiconductor device and the method of forming the same according to the present invention can secure the short channel margin of the transistor, reduce the junction leakage current, and increase the breakdown voltage. Improves the efficiency of the device and thus enables high integration of the device.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 트랜지스터 형성 방법을 도시한 단면도.1A to 1C are cross-sectional views showing a transistor forming method of a semiconductor device according to the prior art.
도 2a 내지 도 2h 는 본 발명의 원리를 설명하기 위한 반도체소자의 트랜지스터 형성방법을 도시한 단면도.2A to 2H are cross-sectional views showing a transistor forming method of a semiconductor device for explaining the principle of the present invention.
<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>
11,31 : 반도체기판 13,33 : 게이트산화막11,31: semiconductor substrate 13,33: gate oxide film
15,35 : 게이트전극용 폴리실리콘 17,37 : 게이트전극용 금속층15,35 polysilicon for gate electrode 17,37 metal layer for gate electrode
19,39 : 하드마스크층19,39: hard mask layer
21 : 저농도의 불순물 접합영역, LDD 접합영역21: low concentration impurity junction region, LDD junction region
23 : 절연막 스페이서 25,45 : 고농도의 불순물 접합영역23: insulating film spacer 25,45: high concentration impurity junction region
41 : 제1절연막 스페이서 43 : 제2절연막41: first insulating film spacer 43: second insulating film
46 : 에피택셜 실리콘층, ESL 47 : 저농도의 불순물 접합영역46: epitaxial silicon layer, ESL 47: low concentration impurity junction region
48 : 트렌치 49 : 할로 도핑영역48: trench 49: halo doped region
51 : 제3절연막 스페이서51: third insulating film spacer
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |