KR100295687B1 - Manufacturing method for mostransistor - Google Patents
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Abstract
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 종래 모스 트랜지스터 제조방법은 집적화가 심화되면서 열전하 발생등의 영향으로 소자의 특성이 열화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 상부에 불순물 영역이 형성된 기판에 트랜치를 형성하고 그 트랜치내에 절연막을 형성하는 단계와; 상기 절연막의 상부전면 및 중간농도의 소스 및 드레인의 일부를 소정깊이로 식각한 후, 그 식각영역에 채널영역을 형성하는 단계와; 상기 채널영역과 중간농도 소스 및 드레인의 상부전면에 저농도 및 고농도 불순물 영역을 순차적으로 형성하고, 그 고농도 및 저농도 불순물 영역의 일부를 식각하여 상기 채널영역과 그 주변부의 중간농도 소스 및 드레인의 일부를 노출시켜, 상기 중간농도 소스 및 드레인의 상부에 순차적으로 적층된 저농도 소스 및 드레인과 고농도 소스 및 드레인을 형성하는 단계와; 상기 저농도 소스 및 드레인과 고농도 소스 및 드레인의 식각부분 측면과 상기 노출된 채널영역과 중간농도 소스 및 드레인의 상부에 게이트산화막을 형성하고, 그 게이트산화막의 상부에 상기 고농도 소스 및 드레인의 상부면과 동일평면상의 상부면을 갖는 게이트전극을 형성하는 단계로 구성되어, 소스 및 드레인을 중간농도, 저농도, 고농도의 적층구조로 형성함과 아울러 그 소스와 드레인 사이 기판영역에 분리영역을 형성하여 소자의 집적화가 심화되는 경우에도 열전하 발생을 방지하여 모스 트랜지스터의 집적도를 향상시키며, 그 특성을 향상시키는 효과가 있다.The present invention relates to a MOS transistor manufacturing method, the conventional MOS transistor manufacturing method has a problem in that the characteristics of the device deteriorated under the influence of heat generation, etc. while the integration is intensified. In view of the above problems, the present invention includes forming a trench in a substrate having an impurity region formed thereon and forming an insulating film in the trench; Etching a portion of the upper surface and the intermediate concentration of the source and the drain of the insulating layer to a predetermined depth, and then forming a channel region in the etching region; Low concentration and high concentration impurity regions are sequentially formed on the channel region and upper surfaces of the intermediate source and drain, and portions of the high concentration and low concentration impurity regions are etched to remove a portion of the intermediate concentration source and drain portion of the channel region and its surroundings. Exposing to form a low concentration source and drain and a high concentration source and drain sequentially stacked on top of the medium source and drain; A gate oxide layer is formed on an etched side surface of the low concentration source and drain and the high concentration source and drain, and an upper portion of the exposed channel region and the intermediate concentration source and drain, and an upper surface of the high concentration source and drain on the gate oxide layer. Forming a gate electrode having a coplanar upper surface, and forming a source and a drain in a stacked structure of medium, low and high concentrations, and forming a separation region in the substrate region between the source and drain. Even when the integration is intensified, it is possible to prevent the occurrence of heat charge, thereby improving the integration degree of the MOS transistor and improving its characteristics.
Description
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 특히 채널영역의 하부측에 절연막을 위치시켜, 열전하특성과 누설전류를 개선하여 모스 트랜지스터의 특성을 향상시키는데 적당하도록 한 모스 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor manufacturing method, and more particularly, to a MOS transistor manufacturing method in which an insulating film is placed on a lower side of a channel region so as to be suitable for improving the characteristics of the MOS transistor by improving thermal charge characteristics and leakage current.
일반적으로, 모스 트랜지스터의 전계에 의한 열전하 문제가 대두되기 시작한 것은 전원이 5V로 유지되면서 소자 크기가 1.5~1.0μm로 줄어든 1980년대 초 부터이다. 이와 같은 열전하 문제를 해결하기 위하여 더블 디퓨즈드 드레인(DDD), 라이틀리 도프드 드레인(LDD)등의 변형된 모스 트랜지스터를 개발하였다. 이러한 구조들은 중간농도를 갖는 N형의 드레인 영역을 피형인 채널영역과 고농도 엔형 드레인 사이에 삽입하여 드레인 전압이 긴거리에 걸쳐 줄어들도록 하여 최대 전계를 감소시키는 방법을 사용하였으며, 이와 같은 종래 모스 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, the problem of thermal charges caused by the electric field of MOS transistors began to emerge from the early 1980s when the device size was reduced to 1.5-1.0 μm while the power supply was maintained at 5V. In order to solve the thermal charge problem, modified MOS transistors such as double diffused drain (DDD) and rightly doped drain (LDD) have been developed. These structures used a method of reducing the maximum electric field by inserting an N-type drain region having a medium concentration between a channel channel and a high-density-type drain to reduce the drain voltage over a long distance. When described in detail with reference to the accompanying drawings the manufacturing method as follows.
도1은 종래 DDD구조 모스 트랜지스터의 단면도로서, 이에 도시한 바와 같이 피형 기판(1)의 상부에 게이트(2)를 형성한 후, 그 게이트(2)의 측면 기판하부에 저농도 불순물 이온을 깊게 이온주입하고, 고농도 불순물 이온을 기판의 표면영역에 이온주입한 후, 어닐링하여 저농도 소스 및 드레인(3)과 고농도 소스 및 드레인(4)을 형성하였다.FIG. 1 is a cross-sectional view of a conventional DDD structure MOS transistor. As shown therein, after the gate 2 is formed on the top of the substrate 1, low concentration impurity ions are deeply ionized under the side substrate of the gate 2. After implanting, high concentration impurity ions were implanted into the surface region of the substrate and then annealed to form a low concentration source and drain 3 and a high concentration source and drain 4.
또한, 도2는 종래 LDD구조 모스 트랜지스터의 단면도로서, 이에 도시한 바와같이 기판(1)의 상부에 게이트(2)를 형성하고, 그 게이트(2)의 측면 기판(1) 하부에 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(3)을 형성한 후, 그 게이트(2)의 측면에 측벽(5)을 형성하고, 불순물 이온주입을 통해 상기 측벽(5)의 측면 기판(1) 하부에 고농도 소스 및 드레인을 형성하게 된다.FIG. 2 is a cross-sectional view of a conventional LDD structure MOS transistor, in which a gate 2 is formed on an upper portion of the substrate 1, and low concentration impurity ions are formed below the side substrate 1 of the gate 2. Ion-implanted to form a low concentration source and drain 3, and then the sidewall 5 is formed on the side of the gate 2, and under the side substrate 1 of the sidewall 5 through impurity ion implantation. High concentration source and drain will be formed.
상기 DDD구조는 2회의 이온주입공정을 통해 용이하게 형성할 수 있어, 1.2~1.5μm의 소자에 적용되었으나, 소자의 크기가 1.0μm의 크기로 줄어들면서, 저농도 불순물 이온을 기판의 하부측으로 깊게 이온주입하는 DDD구조의 방식은 게이트(2)기를 실질적으로 줄여 문턱전압을 변화시키고, 단채널효과가 발생하는 등의 문제점이 있었다. 이와 같은 문제점을 보완한 구조인 LDD구조는 저농도 소스 및 드레인(3)을 고농도 소스 및 드레인(4)의 하부에 두지않고, 게이트(2)와 고농도 소스 및 드레인(4)의 사이에만 위치하도록 형성함으로써, 상기 문제점을 해결하여 5V전원을 사용하는 경우 0.8μm 정도의 게이트 길이를 갖는 소자에 까지 적용된다.The DDD structure can be easily formed through two ion implantation processes, and was applied to a device having a size of 1.2 to 1.5 μm. However, as the size of the device is reduced to a size of 1.0 μm, low concentration impurity ions are deeply ionized toward the lower side of the substrate. Injecting the DDD structure has a problem in that the gate voltage is substantially reduced, the threshold voltage is changed, and a short channel effect occurs. The LDD structure, which is a structure that compensates for the above problems, is formed so that the low concentration source and drain 3 are not disposed under the high concentration source and drain 4, but positioned only between the gate 2 and the high concentration source and drain 4. Thus, the above problem is solved and applied to devices having a gate length of about 0.8 μm when using a 5V power supply.
그러나, 종래 LDD구조의 모스 트랜지스터는 게이트의 크기가 더 감소할 경우 상기 DDD구조와 동일하게 열전하의 발생 및 단채널효과의 발생으로 소자의 특성이 열화되는 문제점이 있었다.However, the MOS transistor of the conventional LDD structure has a problem in that the characteristics of the device deteriorate due to generation of thermal charge and short channel effect similarly to the DDD structure when the gate size is further reduced.
이와 같은 문제점을 감안한 본 발명은 LDD구조의 모스 트랜지스터의 집적도 한계를 극복하여 집적도를 향상시킬 수 있는 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a MOS transistor manufacturing method capable of improving the integration density by overcoming the limitation of the MOS transistor having an LDD structure.
도1은 종래 DDD구조 모스 트랜지스터의 단면도.1 is a cross-sectional view of a conventional DDD structure MOS transistor.
도2는 종래 LDD구조 모스 트랜지스터의 단면도.2 is a cross-sectional view of a conventional LDD structure MOS transistor.
도3a 내지 도3g는 본 발명 모스 트랜지스터 제조공정 수순단면도.3A to 3G are cross-sectional views of a MOS transistor manufacturing process of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:중간농도 이온주입층1: Substrate 2: Medium concentration ion implantation layer
3,4:격리막 5:채널영역3, 4: Separator 5: Channel area
6:저농도 에피층 7:고농도 에피층6: low concentration epi layer 7: high concentration epi layer
8:게이트산화막 9:다결정실리콘(게이트전극)8: gate oxide film 9: polycrystalline silicon (gate electrode)
상기와 같은 목적은 기판의 상부에 중간농도의 불순물 영역의 형성한 후, 그 불순물 영역의 일부 및 그 하부의 기판에 트랜치를 형성하는 중간농도 소스 및 드레인 형성단계와; 상기 기판에 형성한 트랜치 내에 절연막을 증착하는 소스 및 드레인 분리구조 형성단계와; 상기 분리구조의 상부전면 및 그 분리구조와 인접한 중간농도의 소스 및 드레인의 일부를 소정깊이로 식각한 후, 그 식각영역에 단결정실리콘을 채워 채널영역을 형성하는 채널영역 형성단계와; 상기 채널영역과 중간농도 소스 및 드레인의 상부전면에 저농도 불순물 영역과 고농도 불순물 영역을 순차적으로 형성하고, 그 고농도 불순물 영역과 저농도 불순물 영역의 일부를 식각하여 상기 채널영역과 그 주변부의 중간농도 소스 및 드레인의 일부를 노출시켜, 상기 중간농도 소스 및 드레인의 상부에 순차적으로 적층된 저농도 소스 및 드레인과 고농도 소스 및 드레인을 형성하는 소스 및 드레인 형성단계와; 상기 저농도 소스 및 드레인과 고농도 소스 및 드레인의 식각부분 측면과 상기 노출된 채널영역과 중간농도 소스 및 드레인의 상부에 게이트산화막을 형성하고, 그 게이트산화막의 상부에 상기 고농도 소스 및 드레인의 상부면과 동일평면상의 상부면을 갖는 게이트전극을 형성하는 게이트 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.The above object is a medium concentration source and drain forming step of forming an intermediate concentration of impurity regions on top of the substrate, and then forming a trench in a portion of the impurity regions and the substrate below; A source and drain isolation structure forming step of depositing an insulating film in the trench formed in the substrate; A channel region forming step of etching the upper surface of the separation structure and a portion of the source and drain having an intermediate concentration adjacent to the separation structure to a predetermined depth, and then filling the etching region with single crystal silicon to form a channel region; A low concentration impurity region and a high concentration impurity region are sequentially formed on the upper surface of the channel region, the intermediate concentration source and the drain, and a portion of the high concentration impurity region and the low concentration impurity region is etched to form an intermediate concentration source of the channel region and its periphery; A source and drain forming step of exposing a portion of the drain to form a low concentration source and drain and a high concentration source and drain sequentially stacked on top of the medium source and drain; A gate oxide layer is formed on an etched side surface of the low concentration source and drain and the high concentration source and drain, and an upper portion of the exposed channel region and the intermediate concentration source and drain, and an upper surface of the high concentration source and drain on the gate oxide layer. This is achieved by configuring a gate forming step of forming a gate electrode having a coplanar upper surface, which will be described in detail with reference to the accompanying drawings.
도3a 내지 도3g는 본 발명 모스 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 상기 기판(1)과는 다른 도전형의 불순물 이온을 이온주입하여 중간농도의 이온주입층(2)을 형성하고, 그 이온주입층(3)의 상부에 포토레지스트(PR1)를 도포하고, 패턴을 형성하여 상기 중간농도의 이온주입층(2)의 일부를 노출시킨 후, 노출된 이온주입층(2)과 그 하부의 기판(1)을 소정의 깊이로 식각하여 트랜치를 형성하는 단계(도3a)와; 상기 포토레지스트(PR1) 패턴을 제거하고, 상기 중간농도의 이온주입층(2) 상부전면과 트랜치의 측면 및 저면에 산화막등의 절연막을 순차적으로 증착하고 평탄화하여 격리막(3),(4)을 상기 트랜치 내에 형성하는 단계(도3b)와; 상기 중간농도의 이온주입층(2)과 격리막(3),(4)의 상부전면에 포토레지스트(PR2)를 도포하고, 상기 격리막(3,4)과 그 주변부의 중간농도 이온주입층(2)의 상부일부를 노출시킨 후, 노출된 격리막(3,4)과 이온주입층(2)의 상부일부를 식각하는 단계(도3c)와; 상기 포토레지스트(PR2) 패턴을 제거하고, 단결정실리콘을 증착한 후 평탄화하여 상기 격리막(3,4)과 이온주입층(2)의 식각영역에 채널영역(5)을 형성하는 단계(도3d)와; 상기 채널영역(5)과 중간농도 이온주입층(2)의 상부전면에 그 이온주입층(2)과 동일한 도전형인 단결정실리콘층을 성장시켜 저농도 에피층(6)을 형성하고, 그 저농도 에피층(6)의 상부에 동일 도전형의 고농도 에피층(7)을 성장시킨 후, 포토레지스트(PR3) 패턴을 상기 고농도 에피층(7)의 상부에 형성하고, 그 포토레지스트(PR3) 패턴을 식각마스크로 하는 식각공정으로, 상기 고농도 에피층(7)과 저농도 에피층(6)의 일부영역을 식각하여 상기 채널영역(5)의 상부전면과 그 채널영역(5)의 주변부 중간농도 이온주입층(2)의 상부일부를 노출시키는 단계(도3e)와; 상기 포토레지스트(PR3) 패턴을 제거하고, 게이트산화막(8)과 다결정실리콘(9)을 순차적으로 증착하는 단계(도3f)와; 상기 다결정실리콘(9)과 게이트산화막(8)을 평탄화하여 상기 고농도 에피층(7)을 노출시켜, 상기 고농도 에피층(7)과 저농도 에피층(6)의 식각영역인 채널영역(5)과 그 주변부의 중간농도 이온주입층(2)의 상부일부에 게이트를 형성하는 단계(도3g)로 구성된다.3A to 3G are cross-sectional views of a manufacturing process of the MOS transistor according to the present invention. As shown in the drawing, impurity ions of a conductivity type different from that of the substrate 1 are ion-implanted on the substrate 1 to form intermediate ions. After forming the injection layer 2, the photoresist PR1 is applied on the ion implantation layer 3, a pattern is formed to expose a portion of the intermediate concentration ion implantation layer 2, and then exposed. Etching the formed ion implanted layer 2 and the substrate 1 under the same to a predetermined depth to form a trench (FIG. 3A); The photoresist (PR1) pattern is removed, and an insulating film such as an oxide film is sequentially deposited and planarized on the upper surface of the intermediate concentration ion implantation layer 2 and the side and bottom of the trench to planarize the isolation layers 3 and 4. Forming in the trench (FIG. 3B); The photoresist PR2 is applied to the intermediate concentration ion implantation layer 2 and the upper surfaces of the isolation layers 3 and 4, and the intermediate concentration ion implantation layer 2 is formed on the separation membranes 3 and 4 and its periphery. Exposing an upper portion of the substrate) and etching the upper portions of the exposed separators 3 and 4 and the ion implantation layer 2 (FIG. 3C); Removing the photoresist (PR2) pattern, depositing single crystal silicon, and planarizing to form a channel region 5 in the etching regions of the isolation layers 3 and 4 and the ion implantation layer 2 (FIG. 3D). Wow; On the upper surface of the channel region 5 and the intermediate concentration ion implantation layer 2, a single-crystal silicon layer of the same conductivity type as the ion implantation layer 2 is grown to form a low concentration epi layer 6, and the low concentration epi layer After growing the high-concentration epi layer 7 of the same conductivity type on the upper portion of (6), a photoresist (PR3) pattern is formed on the high-concentration epi layer (7), and the photoresist (PR3) pattern is etched. In the etching process using a mask, a portion of the high-density epi layer 7 and the low-density epi layer 6 are etched to etch the upper front surface of the channel region 5 and the intermediate concentration ion implantation layer around the channel region 5. Exposing an upper portion of (2) (FIG. 3E); Removing the photoresist (PR3) pattern and sequentially depositing a gate oxide film (8) and a polysilicon (9) (FIG. 3F); The polysilicon 9 and the gate oxide film 8 are planarized to expose the high concentration epi layer 7 so that the channel region 5, which is an etching region of the high concentration epi layer 7 and the low concentration epi layer 6, And forming a gate in the upper portion of the intermediate concentration ion implantation layer 2 in the periphery thereof (Fig. 3g).
이하, 상기와 같이 구성된 본 발명 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, the MOS transistor manufacturing method of the present invention configured as described above will be described in more detail.
먼저, 도3a에 도시한 바와 같이 피형 기판(1)의 상부전면에 엔형의 불순물 이온을 이온주입하여 상기 피형 기판(1)의 상부면으로 부터 소정깊이 까지 위치하는 중간농도의 이온주입층(2)을 형성한다.First, as shown in FIG. 3A, an ion implantation layer 2 having an intermediate concentration located at a predetermined depth from an upper surface of the substrate 1 by ion implantation of the impurity ions of an N-type into the upper surface of the substrate 1 is formed. ).
그 다음, 상기 중간농도 이온주입층(2)의 상부전면에 포토레지스트(PR1)를 도포하고, 노광 및 현상하여 상기 중간농도 이온주입층(2)의 상부일부를 노출시키는 패턴을 형성한 후, 그 포토레지스트(PR1) 패턴을 식각마스크로 하는 식각공정으로 상기 노출된 중간농도 이온주입층(2)을 식각하고, 이어서 노출되는 기판(1)을 소정깊이로 식각하여 트랜치를 형성한다.Then, the photoresist PR1 is applied to the upper surface of the intermediate concentration ion implantation layer 2, and exposed and developed to form a pattern for exposing the upper portion of the intermediate concentration ion implantation layer 2, In the etching process using the photoresist PR1 pattern as an etching mask, the exposed intermediate concentration ion implantation layer 2 is etched, and then the exposed substrate 1 is etched to a predetermined depth to form a trench.
그 다음, 도3b에 도시한 바와 같이 상기 포토레지스트(PR1) 패턴을 제거하고, 산화막 등의 절연막을 고온에서 얇게 증착하여, 상기 트랜치의 형성으로 인한 기판(1)과 중간농도 이온주입층(2)의 손상을 복원하는 격리막(3)을 형성하고, 그 격리막(3)의 상부전면에 산화막 등의 격리막(4)을 두껍게 증착한다. 이때의 격리막(4)은 상기 형성한 트랜치가 채워질정도로 두껍게 형성하며, 평탄화공정을 통해 상기 중간농도 이온주입층(2)의 상부에 증착된 격리막(3,4)을 제거하여, 상기 트랜치 내에 위치하는 격리막(3,4)을 형성하게 된다.Next, as shown in FIG. 3B, the photoresist PR1 pattern is removed, and an insulating film such as an oxide film is thinly deposited at a high temperature to thereby form the substrate 1 and the intermediate concentration ion implantation layer 2 due to the formation of the trench. The isolation film 3 which restores the damage of) is formed, and the isolation film 4 such as an oxide film is thickly deposited on the upper surface of the isolation film 3. At this time, the isolation film 4 is formed thick enough to fill the formed trench, and is removed from the isolation film 3 and 4 deposited on the intermediate concentration ion implantation layer 2 through a planarization process, and positioned in the trench. To form separators 3 and 4.
그 다음, 도3c에 도시한 바와 같이 상기 격리막(3,4)과 중간농도 이온주입층(2)의 상부전면에 포토레지스트(PR2)를 도포하고, 노광 및 현상하여 상기격리막(3,4)의 상부전면과 그 격리막(3,4)의 주변부에 위치하는 중간농도 이온주입층(2)의 상부일부를 소정면적으로 노출시키는 패턴을 형성한다.Then, as shown in FIG. 3C, photoresist (PR2) is coated on the upper surface of the isolation layer (3, 4) and the intermediate concentration ion implantation layer (2), exposed and developed to isolate the isolation layer (3, 4). A pattern is formed to expose a portion of the upper surface of the upper portion of the intermediate concentration ion implantation layer 2 located at the periphery of the separators 3 and 4 to a predetermined area.
그 다음, 상기 포토레지스트(PR2) 패턴을 식각마스크로 하는 식각공정으로, 상기 노출된 격리막(3,4)과 중간농도 이온주입층(2)을 소정깊이로 식각하여 채널이 형성될 영역을 정의한다.Next, in the etching process using the photoresist (PR2) pattern as an etching mask, the exposed separators 3 and 4 and the intermediate ion implantation layer 2 are etched to a predetermined depth to define a region where a channel is to be formed. do.
그 다음, 도3d에 도시한 바와 같이 상기 포토레지스트(PR2) 패턴을 제거하고, 상기 노출되는 중간농도 이온주입층(2)과 격리막(3,4)의 상부전면에 단결정실리콘을 증착하고, 평탄화하여 상기 격리막(3,4)과 이온주입층(2)의 식각으로 정의된 채널형성영역에 채널영역(5)을 형성한다.Next, as shown in FIG. 3D, the photoresist PR2 pattern is removed, and single crystal silicon is deposited on the upper surfaces of the exposed intermediate concentration ion implantation layer 2 and the isolation layers 3 and 4, and planarized. The channel region 5 is formed in the channel formation region defined by the etching of the isolation layers 3 and 4 and the ion implantation layer 2.
그 다음, 도3e에 도시한 바와 같이 상기 채널영역(5)과 중간농도 이온주입층(2)의 상부전면에 선택적 단결정 성장법(selective epitaxial)을 이용하여 저농도 엔형의 실리콘 단결정을 성장시켜, 저농도 에피층(6)을 형성하고, 그 저농도 에피층(6)의 상부에 엔형의 고농도 에피층(7)을 성장시킨다.Next, as shown in FIG. 3E, low concentration N-type silicon single crystals are grown on the upper surface of the channel region 5 and the intermediate concentration ion implantation layer 2 by using selective epitaxial growth, and low concentration N-type silicon single crystals are grown. An epitaxial layer 6 is formed, and a high concentration epitaxial layer 7 of en-type is grown on the low concentration epitaxial layer 6.
그 다음, 상기 고농도 에피층(7)의 상부전면에 포토레지스트(PR3)를 도포하고, 노광 및 현상하여 상기 고농도 에피층(7)의 일부영역을 노출시키는 패턴을 형성하고, 그 패턴이 형성된 포토레지스트(PR3)를 식각마스크로 하는 식각공정으로, 상기 고농도 에피층(7)과 저농도 에피층(6)의 일부를 식각하여 그 하부의 채널영역(5)과 그 채널영역(5)의 주변부에 위치하는 중간농도 이온주입층의 상부를 소정면적으로 노출시킨다.Next, a photoresist (PR3) is applied to the upper surface of the high concentration epitaxial layer (7), and exposed and developed to form a pattern for exposing a portion of the high concentration epitaxial layer (7), the photo formed pattern In the etching process using the resist PR3 as an etching mask, a portion of the high concentration epi layer 7 and the low concentration epi layer 6 are etched, and the lower portion of the channel region 5 and the periphery of the channel region 5 are etched. The upper portion of the intermediate concentration ion implantation layer located is exposed to a predetermined area.
이와 같은 식각공정을 게이트가 형성될 위치를 설정함과 아울러 모두 엔형인상기 중간농도 이온주입층(2), 저농도 에피층(6), 고농도 에피층(7) 적층구조의 소스 및 드레인을 형성하게 된다. 이와 같이 중간농도, 저농도, 고농도의 적층구조 소스 및 드레인을 사용할 경우 그 저농도 영역에서 전계를 효과적으로 감소시키며, 고농도 영역은 외부와의 배선 형성시 그 배선과의 접촉저항을 감소시키는 역할을 하며, 낮은 드레인 전압하에서는 전압의 대부분이 상기 중간농도 이온주입층(2)에서 유지되어 저농도 에피층(6)은 공핍(DEPLETE)되지 않으나, 위아래의 고농도 중간농도의 영역으로 부터의 전하넘침(CARRIER SPILLOVER)와 저농도에 의한 높은 전하이동도에 의해 그 저농도 에피층(6)의 시리즈저항은 작아지게 되며, 높은 드레인 전압에서는 저농도영역이 공핍되지만 전하가 얇은 저농도 영역을 포화속도로 지나가게 되므로 역시 시리즈저항은 낮게 된다.In this etching process, the gates are formed and the source and drain of the intermediate concentration ion implantation layer 2, the low concentration epi layer 6, and the high concentration epi layer 7 are formed. do. As such, when the medium, low, and high concentration structured source and drain are used, the electric field is effectively reduced in the low concentration region, and the high concentration region reduces the contact resistance with the wiring when forming the wiring with the outside. Under the drain voltage, most of the voltage is maintained in the intermediate concentration ion implantation layer 2 so that the low concentration epitaxial layer 6 is not depleted, but the charge overflows from the upper and lower concentration regions. The series resistance of the low-concentration epi layer 6 becomes small due to the high charge mobility due to the low concentration, and the low-resistance region is depleted at high drain voltage, but the low-resistance region passes through the low-concentration region where the charge is thin at saturation rate. do.
그 다음, 도3f에 도시한 바와 같이 상기 포토레지스트(PR3) 패턴을 제거하고, 상기 구조의 상부전면에 얇은 게이트산화막(8)을 증착하고, 그 게이트산화막(8)의 상부에 상기 저농도 에피층(6)과 고농도 에피층(7)의 식각영역이 모두 채워지도록 두꺼운 다결정실리콘(9)을 증착한다.Then, as shown in FIG. 3F, the photoresist PR3 pattern is removed, and a thin gate oxide film 8 is deposited on the upper surface of the structure, and the low concentration epitaxial layer is formed on the gate oxide film 8. Thick polysilicon 9 is deposited so as to fill both the etching region 6 and the epitaxial layer 7 with high concentration.
그 다음, 도3g에 도시한 바와 같이 상기 증착된 다결정실리콘(9)과 그 하부의 게이트산화막(8)을 평탄화하여 상기 고농도 에피층(7)의 상부일부를 노출시킴으로써, 상기 고농도 에피층(7)과 저농도 에피층(6)의 식각영역 내에 위치하는 게이트를 형성하게 된다.Next, as shown in FIG. 3G, the deposited polycrystalline silicon 9 and the gate oxide film 8 thereunder are planarized to expose a portion of the high concentration epi layer 7 to thereby expose the high concentration epi layer 7. ) And a gate located in the etching region of the low concentration epitaxial layer 6.
상기한 바와 같이 본 발명은 채널영역의 하부에 격리막을 형성하여 소스와 드레인의 사이를 완전히 차단하여 펀치 쓰루의 발생과 누설전류발생을 억제함과 아울러 소스 및 드레인을 아래로 부터 중간농도, 저농도, 고농도의 적층구조를 갖도록 형성함으로써, 고전계에 의한 영향을 최소화 하며, 저전계에서의 저항을 줄여 모스 트랜지스터의 크기가 0.8μm이하의 구조에서도 단채널효과와 열전하가 발생하는 것을 방지하여 모스 트랜지스터의 집적도 및 특성을 향상시키는 효과가 있다.As described above, the present invention forms an isolation layer under the channel region to completely block the source and the drain, thereby suppressing the occurrence of punch through and leakage current, as well as the medium and low concentrations of the source and drain from below. Formed to have a high concentration stack structure, the effect of high electric field is minimized, and the resistance in the low electric field is reduced to prevent the short-channel effect and thermal charge generation even in the structure of MOS transistor of 0.8μm or less. There is an effect of improving the degree of integration and characteristics.
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