KR100604756B1 - Method for forming metal line in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히 소자의 동작속도를 증가시키기 위해 금속층간 절연막으로 저 유전율의 유기 절연물질을 사용하고, 대머신 구조로 비아 제 일 듀얼 대머신 구조를 사용하며, 하부 금속층으로 Al 또는 Cu 층을 사용하는 반도체 소자의 배선 형성 방법에 있어서, 비아 홀의 형성후 형성한 트렌치 마스크 패턴의 중첩 불량으로 상기 비아 홀의 내부에 잔존하는 감광막과 폴리머를 제거하기 위해 인-시튜 건식 크리닝을 이용하여 폴리머를 제거한 후, 스트리퍼 계열의 습식 케미칼을 사용하여 폴리머 내부의 감광막을 제거함으로써 종래의 저 유전율의 물질을 적용한 비아 퍼스트 대머신 방법에서 비아 패턴과 트렌치 패턴 사이의 중첩이 불량일 경우 잔존 감광막 및 폴리머가 잔존하게 되고, 후 처리 공정에서도 상기 잔존 감광막 및 폴리머가 제거되지 않는 문제점을 공정의 큰 변경 없이 해결할 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in a semiconductor device. In particular, a low dielectric constant organic insulating material is used as an intermetallic insulating layer to increase the operation speed of the device, and a via first dual damascene structure is used as a damascene structure. In the wiring forming method of the semiconductor device using the Al or Cu layer as the lower metal layer, phosphorus-to remove the photoresist film and the polymer remaining in the via hole due to the overlapping of the trench mask pattern formed after the formation of the via hole. After removal of the polymer using the sit dry cleaning, the stripper-based wet chemical is used to remove the photoresist inside the polymer, so that the overlap between the via pattern and the trench pattern is poor in the via first damascene method using the conventional low dielectric constant material. In this case, the remaining photoresist film and the polymer remain, and in the post-treatment process The remaining photosensitive layer and the polymer is a problem that is not removed can be solved without a significant change in the process.

Description

반도체 소자의 금속배선 형성방법{Method for forming metal line in semiconductor device}Method for forming metal line in semiconductor device

도 1a 내지 도 1f 는 마스크 패턴의 중첩이 정상인 경우 본 발명의 방법에 따른 금속배선 형성공정의 일실시예를 도시한 단면도 1A to 1F are cross-sectional views showing an embodiment of a metallization forming process according to the method of the present invention when the overlap of the mask pattern is normal.

도 2a 내지 도 2f 는 마스크 패턴의 중첩이 불량일 경우 본 발명의 방법에 따른 금속배선 형성공정의 다른 실시예를 도시한 단면도 2A to 2F are cross-sectional views showing another embodiment of the metallization forming process according to the method of the present invention when the overlapping of the mask pattern is poor.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

1 : 하부 금속층 3 : 캐핑층(질화막) 1: lower metal layer 3: capping layer (nitride film)

5,9 : 저 유전율의 유기 절연막 7,11 : 산화막 5,9 low dielectric constant organic insulating film 7,11 oxide film

13 : 반사 방지막 15,17 : 비아 마스크 패턴13: anti-reflection film 15,17: via mask pattern

16,20 : 비아 홀 13 : 비아 마스크 패턴16,20: Via Hole 13: Via Mask Pattern

본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히 소자의 동작속도를 증가시키기 위해 금속층간 절연막으로 유전율(Dielectric Constant)이 낮은 유기 물질(Organic Low-k material)로 된 절연막층을 적용하고, 대머신 (Damascene)구조로 비아 제 일 듀얼 대머신 구조를 사용하며, 하부 금속층으로 Al 또는 Cu 층을 사용하는 반도체 소자의 배선 형성 방법에 있어서, 비아 홀의 형성후 형성한 트렌치 마스크 패턴의 중첩 불량으로 상기 비아 홀의 내부에 잔존하는 감광막과 폴리머를 후처리 공정을 통해 제거할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device. In particular, in order to increase the operation speed of the device, an insulating film layer made of an organic low-k material having a low dielectric constant is used as an intermetallic insulating film. In the wiring forming method of a semiconductor device using a via first dual damascene structure as a damascene structure and using an Al or a Cu layer as a lower metal layer, the overlapping of the trench mask pattern formed after the formation of the via hole is poor. The present invention relates to a method for forming metal wirings in a semiconductor device capable of removing the photoresist film and polymer remaining in the via hole through a post-treatment process.

종래의 알루미늄을 금속배선으로 사용하는 층간 절연막 형성 기술은 절연막으로 주로 실리콘 산화막을 사용한다. 상기 실리콘 산화막은 유전상수 k 값이 4로서, 선간 캐패시턴스(capacitance)는 거리에 반비례하고 면적에 비례하는데, 종래의 0.16 Tech. 이상 디램 소자의 제조 공정에서 금속 선간 간격이 0.3㎛ 이상이었기 때문에 RC 지연 현상이나 크로스-토킹(cross-talking) 현상 등의 원하지 않는 오동작 현상이 없었다.The conventional interlayer insulation film forming technique using aluminum as a metal wiring mainly uses a silicon oxide film as the insulating film. The silicon oxide film has a dielectric constant k of 4, and the line capacitance is inversely proportional to the distance and proportional to the area. In the manufacturing process of the DRAM device, since the metal line spacing was 0.3 µm or more, there was no unwanted malfunction phenomenon such as the RC delay phenomenon or the cross-talking phenomenon.

그러나 0.1Tech. 이하의 소자에서는 금속선간 간격이 0.3㎛ 이하로 줄어 들기 때문에 금속선간 캐패시턴스가 급격히 증가하고, 이에 따른 상기의 문제점이 심각해져 소자가 제대로 작동하지 않게 된다.0.1Tech. In the following devices, the spacing between metal lines decreases to 0.3 μm or less, and the capacitance between metal lines increases rapidly, and the above problems become serious and the devices do not operate properly.

동일한 금속배선 구조에서 선간/층간 캐패시턴스를 줄이기 위해서는 층간 절연막을 저유전율을 갖는 물질로 대치해야 한다. 저유전율막으로는 카본을 함유하는 산화막, 즉 SiOxCy 박막을 금속배선 위에 형성하고 그 위에 비아 식각 시 포토레지스트와 선택비를 갖는 캐핑 산화막(capping oxide)을 증착해야 하는데, 상기 SiOxCy 박막과 캐핑 산화막 사이의 접착력이 충분하지 않아 후속 열처리(annealing) 공정 혹은 비아 콘택 형성 공정에서 박막 리프팅(lifting)이나 크랙 등이 발생하게 되어 반도체 소자의 제조 공정 수율을 저하시키게 되는 문제점이 있다.In the same metallization structure, in order to reduce the interline / interlayer capacitance, the interlayer insulating film needs to be replaced with a material having a low dielectric constant. As a low dielectric constant film, an oxide film containing carbon, i.e., a SiOxCy thin film, must be formed on a metal wiring, and a capping oxide having a selectivity and a photoresist during via etching is deposited therebetween, between the SiOxCy thin film and the capping oxide film. Since the adhesive strength of the adhesive is not sufficient, thin film lifting or cracking may occur in a subsequent annealing process or a via contact forming process, thereby lowering a process yield of a semiconductor device.

또한, 도 2 에 도시된 바와 같이, 금속층간 절연물질로 낮은 유전물질을 사용하는 종래의 대머신 구조에서, 비아 홀 형성을 위한 식각공정에서 마스크 패턴의 중첩(Overlay)가 불량할 경우 잔존하는 감광막 및 폴리머의 제거가 후처리 공정(Post-etch Cleaning)에서도 제거하기 힘든 문제점이 있다.In addition, as shown in FIG. 2, in a conventional damascene structure using a low dielectric material as an insulating material between metal layers, a photosensitive film remaining when the overlay of a mask pattern is poor in an etching process for forming a via hole. And there is a problem that the removal of the polymer is difficult to remove even in post-etch cleaning.

따라서 저 유전율의 유기 절연 물질을 사용하는 비아 제일 듀얼 대머신 구조(Via First Damascene Structure)에서는 리소그라피 측면에서 중첩도의 문제가 항상 상존하고 있다.Thus, in the Via First Damascene Structure, which uses a low dielectric constant organic insulating material, there is always a problem of overlap in terms of lithography.

따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 위해 인-시튜 건식 크리닝을 이용하여 폴리머를 제거한 후, 스트리퍼 계열의 습식 케미칼을 사용하여 폴리머 내부의 감광막을 제거함으로써 종래의 공정의 큰 변경 없이 해결할 수 있는 반도체 소자의 금속배선 형성 방법을 제공하는 것을 목적으로 한다.Therefore, the present invention is to solve the above-mentioned conventional problems, the present invention is to remove the polymer using the in-situ dry cleaning, and then to remove the photosensitive film inside the polymer using a stripper-based wet chemical of the conventional process Disclosure of Invention It is an object of the present invention to provide a method for forming a metal wiring in a semiconductor device that can be solved without a large change of.

상기 목적을 달성하기 위한 본 발명의 방법에 따른 반도체 소자의 금속배선형성방법은, Metal wiring forming method of a semiconductor device according to the method of the present invention for achieving the above object,

반도체 소자의 동작속도를 증가시키기 위해 금속층간 절연막으로 저 유전율의 유기 절연물질을 사용하고, 대머신 구조로 비아 제 일 듀얼 대머신 구조를 사용하며, 하부 금속층으로 Al 또는 Cu 층을 사용하는 반도체 소자의 배선 형성 방법에 있어서,In order to increase the operation speed of the semiconductor device, a low dielectric constant organic insulating material is used as an intermetallic insulating film, a via first dual damascene structure is used as a damascene structure, and an Al or Cu layer is used as a lower metal layer. In the wiring formation method of

상기 저유전율의 유기 절연물질로 BCB, Flare, SiLK 등의 CxHyOz 물질을 사용하고, 비아 홀의 형성후 형성한 트렌치 마스크 패턴의 중첩 불량으로 상기 비아 홀의 내부에 잔존하는 감광막과 폴리머를 제거하기 위해 인-시튜 건식 크리닝을 이용하여 폴리머를 제거한 후, 스트리퍼 계열의 습식 케미칼을 사용하여 폴리머 내부의 감광막을 제거하는 것을 특징으로 한다.CxHyOz materials such as BCB, Flare, SiLK, etc. are used as the low dielectric constant organic insulating material, and phosphorus-to remove the photoresist film and the polymer remaining inside the via hole due to the overlapping defect of the trench mask pattern formed after the formation of the via hole. After the polymer is removed by using sit dry cleaning, a stripper-based wet chemical is used to remove the photoresist inside the polymer.

상기 본 발명의 방법에서, 상기 인-시튜 건식 크리닝 공정시 CF4/O2/Ar 가스를 사용하고, 플라즈마 생성을 위한 소스파워가 1000∼3000W, 바이어스 파워는 100∼500W 의 조건에서 실시한다.In the method of the present invention, CF 4 / O 2 / Ar gas is used in the in-situ dry cleaning process, the source power for plasma generation is carried out under conditions of 1000 to 3000W, bias power 100 to 500W.

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또한, 상기 인-시튜 건식 크리닝 시간은 3∼10 초로 하며, 상기 스트리퍼(Stripper) 계열의 습식 케미칼로는 ACT 935, ACT 970, EKC 830 중의 임의의 어느 하나를 사용하며, In addition, the in-situ dry cleaning time is 3 to 10 seconds, and any one of ACT 935, ACT 970, and EKC 830 is used as the stripper-based wet chemical.

상기 식각 베리어 산화막 및 하드 마스크 산화막으로 사용되는 산화막은 SiO2, SiON과 SiO 계열의 저 유전율의 비유기 절연물질을 사용하는 것을 특징으로 한다.The oxide film used as the etching barrier oxide film and the hard mask oxide film is characterized by using a low dielectric constant inorganic insulating material of SiO 2 , SiON and SiO series.

또한, 본 발명은 상기 저유전율의 비유기 절연물질로 SiOC:H, SiOC, SiOF, Siloxane SOG, Silicate SOG, HSQ, MSQ, HOSP, LOSP, FSG 중 임의의 어느 하나의 물질을 사용하는 것을 특징으로 한다.In addition, the present invention is characterized by using any one material of SiOC: H, SiOC, SiOF, Siloxane SOG, Silicate SOG, HSQ, MSQ, HOSP, LOSP, FSG as the low dielectric constant inorganic insulating material do.

또한, 상기 목적을 달성하기 위해 본 발명은 반도체 소자의 동작속도를 증가시키기 위해 금속층간 절연막으로 저 유전율의 유기 절연물질을 사용하고, 대머신 구조로 비아 제 일 듀얼 대머신 구조를 사용하며, 하부 금속층으로 Al 또는 Cu 층을 사용하는 반도체 소자의 배선 형성 방법에 있어서,In order to achieve the above object, the present invention uses a low dielectric constant organic insulating material as the interlayer insulating film to increase the operation speed of the semiconductor device, and uses a via first dual damascene structure as a substitute machine structure, In the wiring formation method of the semiconductor element which uses Al or Cu layer as a metal layer,

비아 홀의 형성후 형성한 트렌치 마스크 패턴의 중첩 불량인 경우, 상기 비아 홀의 내부에 잔존하는 감광막과 폴리머를 제거하기 위해 NH4F 성분이 포함된 습식 케미칼을 사용하여 폴리머를 제거한 후, 스트리퍼 계열의 습식 케미칼을 사용하여 폴리머 내부의 감광막을 제거하는 것을 특징으로 한다.In the case of the overlapping defect of the trench mask pattern formed after the formation of the via hole, in order to remove the photoresist film and the polymer remaining in the via hole, the polymer is removed using a wet chemical including NH 4 F component, and then stripper-based wet It is characterized by using a chemical to remove the photosensitive film inside the polymer.

또한, 상기 목적을 달성하기 위한 본 발명의 방법은 반도체 소자의 동작속도를 증가시키기 위해 금속층간 절연막으로 저 유전율의 유기 절연물질을 사용하고, 대머신 구조로 비아 제 일 듀얼 대머신 구조를 사용하며, 하부 금속층으로 Al 또는 Cu 층을 사용하는 반도체 소자의 배선 형성 방법에 있어서,In addition, the method of the present invention for achieving the above object is to use a low dielectric constant organic insulating material as the interlayer insulating film to increase the operating speed of the semiconductor device, using a via first dual damascene structure as a substitute machine structure In the wiring formation method of the semiconductor element which uses Al or Cu layer as a lower metal layer,

비아 홀의 형성후 형성한 트렌치 마스크 패턴의 중첩 불량인 경우, 상기 비아 홀의 내부에 잔존하는 감광막과 폴리머를 제거하기 위해 인-시튜 건식 크리닝 공정을 진행한 후 인-시튜로 NH3 가스를 사용한 플라즈마를 이용하여 표면처리하는 것을 특징으로 한다.In the case of the overlapping defect of the trench mask pattern formed after the formation of the via hole, the plasma using NH 3 gas is in-situ after the in-situ dry cleaning process to remove the photoresist film and the polymer remaining in the via hole. It is characterized by the surface treatment using.

이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1f 는 마스크 패턴의 중첩이 정상인 경우, 본 발명의 방법에 따른 금속배선 형성공정의 일실시예를 도시한 단면도이다.1A to 1F are cross-sectional views showing an embodiment of a metallization forming process according to the method of the present invention when the overlapping of the mask pattern is normal.

먼저, 도 1a를 참조하면, Al 또는 Cu 등으로 되는 하부 금속층(1)의 상부에 캐핑층(capping layer)으로 질화막(3)을 형성한다.First, referring to FIG. 1A, the nitride film 3 is formed as a capping layer on the lower metal layer 1 made of Al, Cu, or the like.

상기 질화막(3)의 상부로 저 유전율의 제1 유기 절연층(5), 식각 베리어 산화막(7), 저 유전율의 제2 유기 절연층(9), 하드 마스크층으로 산화막(9), 유기 반사방지막을(13) 차례로 형성한다.Low dielectric constant first organic insulating layer 5, etch barrier oxide film 7, low dielectric constant second organic insulating layer 9, oxide film 9 as hard mask layer on top of nitride film 3, and organic reflection The prevention film 13 is formed in order.

상기에서 질화막(3), 산화막(7,11) 층의 두께는 식각 공정의 퍼포먼스(Performance)에 의해 계산된 결과로 식각 베리어 및 하드 마스크의 두께는 최소한 으로 한다. In the above, the thicknesses of the nitride film 3 and the oxide film 7, 11 are calculated by the performance of the etching process, and the thickness of the etching barrier and the hard mask is minimized.

또한, 상기 저유전율의 유기 절연물질로 BCB, Flare, SiLK 등의 CxHyOz 물질을 사용한다.In addition, CxHyOz materials such as BCB, Flare, SiLK, and the like are used as the organic dielectric material having a low dielectric constant.

다음, 상기 구조의 상부에 감광막을 도포한 후 패터닝하여 비아 마스크 패턴(15)을 형성한다.Next, a via mask pattern 15 is formed by coating and patterning a photoresist film on top of the structure.

도 1b를 참조하면, 상기 비아 마스크 패턴(13)을 마스크로 비아 식각을 진행한다. 즉 하부의 유기 반사방지막(13), 하드 마스크 산화막(11), 저유전율의 제2 유기 절연층(9), 식각 베리어 산화막(5), 저 유전율의 제2 유기 절연층(5)까지 차례로 식각하여 비아 홀(16)을 형성한다.Referring to FIG. 1B, via etching is performed using the via mask pattern 13 as a mask. In other words, the organic anti-reflection film 13, the hard mask oxide film 11, the low dielectric constant second organic insulating layer 9, the etching barrier oxide film 5, and the low dielectric constant second organic insulating layer 5 are sequentially etched. To form a via hole 16.

다음 도 1c를 참조하면, 상기 구조의 상부에 감광막을 도포한 뒤 패터닝하여 트렌치 마스크 패턴(17)을 형성한다.Next, referring to FIG. 1C, a trench mask pattern 17 is formed by coating and patterning a photoresist film on top of the structure.

이때 상기 트렌치 마스크 패턴(15)은 이 때에도 유기 반사 방지막(13)을 사용하며, 특히 상기 마스크 패터닝 과정에서 상기 형성된 비아 홀(12)의 내부에 감 광막(19)이 잔존하게 되는데, 이것은 초점심도(Depth Of Focus) 마진의 부족에 따른 것으로 식각 공정 측면에서는 후속 트렌치 식각 단계에서 하부 질화막 및 금속층으로의 어택(Attack)을 방지하는 역할을 하는 긍정적인 측면이 있다.In this case, the trench mask pattern 15 also uses the organic anti-reflection film 13, and in particular, the photoresist film 19 remains inside the formed via hole 12 during the mask patterning process. (Depth Of Focus) Due to the lack of margin, there is a positive aspect in the etching process that serves to prevent attack to the lower nitride film and the metal layer in the subsequent trench etching step.

도 1d를 참조하면, 상기 트렌치 마스크 패턴(17)을 마스크로 하여 하부의 노출된 층을 식각한다. 즉 상부층으로부터 유기 반사방지막(13), 하드 마스크 산화막(11), 저 유전율의 제2 유기 절연층(9)을 차례로 식각한다.Referring to FIG. 1D, the lower exposed layer is etched using the trench mask pattern 17 as a mask. That is, the organic antireflection film 13, the hard mask oxide film 11, and the low dielectric constant second organic insulating layer 9 are sequentially etched from the upper layer.

이때, 상기와 같이 트렌치 마스크 패턴(17)을 이용한 식각공정의 진행 후, 상기 도 1d 에서와 같이 비아 홀(16) 내부에 감광막(19)이 전부 제거되지 않을 수 있다. 따라서 잔존하는 감광막을 제거해야 하는데 중첩이 정상일 때는 저유전율의 제1 유기 절연층(5) 식각 단계에서 과도식각을 진행하여 잔존하는 감광막이 전부 제거되도록 하면 되나, 중첩이 불량일 때는 잔존하는 상기 감광막을 제거하기 위해서는 과도 식각 타켓이 상당히 커지기 때문에(중첩이 정상일 때에 비해 1/0㎛ 이상 과도 식각이 필요함), 하부층의 질화막 및 메탈 층의 어택이 발생하게 된다.At this time, after the etching process using the trench mask pattern 17 as described above, as shown in FIG. 1D, all of the photoresist film 19 may not be removed in the via hole 16. Therefore, the remaining photoresist film should be removed, but when the overlap is normal, the photoresist film may be removed by performing excessive etching in the etching step of the low dielectric constant of the first organic insulating layer 5, but when the overlap is poor, the remaining photoresist film may be removed. Since the over-etching target is considerably large to remove (necessary over-etching over 1/0 μm compared to when the overlap is normal), an attack of the nitride layer and the metal layer of the lower layer occurs.

이 경우 본 발명의 방법에 따른 후-크리닝 방법에 의해 잔존하는 감광막을 제거한다.In this case, the remaining photoresist film is removed by the post-cleaning method according to the method of the present invention.

즉 도 1e 에 도시된 바와 같이, 대머신 패턴(Damascene Pattern)이 형성된 다음에 후-크리닝을 진행한다.That is, as shown in FIG. 1E, after the damascene pattern is formed, post-cleaning is performed.

즉, 잔존하는 감광막과 폴리머를 제거하기 위해 인-시튜 건식 크리닝을 이용하여 폴리머를 제거한 후, 스트리퍼 계열의 습식 케미칼을 사용하여 폴리머 내부의 감광막을 제거한다.That is, the polymer is removed using in-situ dry cleaning to remove the remaining photoresist film and the polymer, and then the photoresist film inside the polymer is removed using a stripper-based wet chemical.

이때, 상기 인-시튜 건식 크리닝 공정시 CF4/O2/Ar 가스를 사용하고, 플라즈마 생성을 위한 소스파워가 1000∼3000W, 바이어스 파워는 100∼500W 의 조건에서 실시한다. 그리고 상기 인-시튜 건식 크리닝 시간은 3∼10 초로 한다.In this case, the CF 4 / O 2 / Ar gas is used in the in-situ dry cleaning process, and the source power for plasma generation is 1000 to 3000 W, and the bias power is performed under the conditions of 100 to 500 W. And the in-situ dry cleaning time is 3 to 10 seconds.

상기 후-크리닝은 저 유전율의 유기 절연층의 식각 후에 적용되는 EKC 640 ACT 970, ST 250 등의 습식 케미칼을 사용하여 진행한다.The post-cleaning is performed using wet chemicals, such as EKC 640 ACT 970, ST 250, which are applied after etching the low dielectric constant organic insulating layer.

또한, 상기 스트리퍼(Stripper) 계열의 습식 케미칼로는 ACT 935, ACT 970, EKC 830 중의 임의의 어느 하나를 사용한다.In addition, any one of ACT 935, ACT 970, and EKC 830 may be used as the stripper-based wet chemical.

도 1f를 참조하면, 하부 금속층(1) 상부의 노출된 질화막(3)을 식각한다.Referring to FIG. 1F, the exposed nitride film 3 on the lower metal layer 1 is etched.

이때, 상기 금속층(1)이 Cu 인 경우에는 질화막 층이 확산 방지막으로서의 역할을 할 수 있는 두께이어야 하므로 두께는 변경이 가능하지만, 식각 베리어 산화막의 두께는 질화막층의 두께의 2배 정도를 유지하는 것이 바람직하다. 이는 질화막층의 두께가 작으므로 과도 식각 타켓은 100% 정도로 크게 하여야 하고, 식각 베리어 산화막을 전부 제거하기 위해서 산화막에 대한 질화막의 선택도를 1.0 정도가 되는 보통의 식각 반응으로 하기 위해서이다.In this case, when the metal layer 1 is Cu, the thickness of the nitride layer may be changed to serve as a diffusion barrier, but the thickness of the metal layer 1 may be changed. However, the thickness of the etching barrier oxide layer may be about twice the thickness of the nitride layer. It is preferable. This is because the thickness of the nitride layer is small, so the over-etching target should be as large as about 100%. In order to remove all of the etching barrier oxide, the selectivity of the nitride to the oxide is set to a normal etching reaction of about 1.0.

상기 질화막(3)을 제거한 후, 후-크리닝(post cleaning)을 진행한다. 이때 상기 후-크리닝은 저유전율의 막을 식각한 후 적용되는 EKC 640, ACT 970, ST 250 등의 습식 케미칼을 사용하여 진행한다.After the nitride film 3 is removed, post-cleaning is performed. At this time, the post-cleaning is performed by using a wet chemical such as EKC 640, ACT 970, ST 250 applied after etching the low dielectric constant film.

또한, 상기 본 발명의 방법에서 사용된 상기 식각 베리어 산화막 및 하드 마스크 산화막으로 사용되는 산화막은 SiO2, SiON과 SiO 계열의 저 유전율의 비유기 절연물질을 사용하며, 상기 저유전율의 비유기 절연물질로 SiOC:H, SiOC, SiOF, Siloxane SOG, Silicate SOG, HSQ, MSQ, HOSP, LOSP, FSG 의 물질을 사용한다.In addition, the oxide film used as the etching barrier oxide film and the hard mask oxide film used in the method of the present invention uses a low dielectric constant inorganic insulating material of SiO 2 , SiON and SiO series, the low dielectric constant inorganic insulating material SiOC: H, SiOC, SiOF, Siloxane SOG, Silicate SOG, HSQ, MSQ, HOSP, LOSP, FSG.

한편, 상기한 본 발명의 실시예와는 다른 실시예로서, 비아 홀의 형성후 형성한 트렌치 마스크 패턴의 중첩 불량인 경우, 상기 비아 홀의 내부에 잔존하는 감광막과 폴리머를 제거하기 위해 NH4 성분이 포함된 습식 케미칼을 사용하여 폴리머를 제거한 후, 스트리퍼 계열의 습식 케미칼을 사용하여 폴리머 내부의 감광막을 제거할 수도 있다.On the other hand, as an embodiment different from the above-described embodiment of the present invention, in the case of the overlapping defect of the trench mask pattern formed after the formation of the via hole, the NH 4 component is included to remove the photoresist film and the polymer remaining inside the via hole. After removing the polymer using the wet chemical, the stripper-based wet chemical may be used to remove the photoresist inside the polymer.

또한, 또 다른 실시예로서, 비아 홀의 형성후 형성한 트렌치 마스크 패턴의 중첩 불량인 경우, 상기 비아 홀의 내부에 잔존하는 감광막과 폴리머를 제거하기 위해 인-시튜 건식 크리닝 공정을 진행한 후 인-시튜로 NH3 가스를 사용한 플라즈마를 이용하여 표면처리할 수도 있다.In another embodiment, in the case of overlapping defects in the trench mask pattern formed after the formation of the via holes, an in-situ dry cleaning process is performed after the in-situ dry cleaning process to remove the photoresist film and the polymer remaining in the via holes. The surface treatment can also be carried out using plasma using NH 3 gas.

한편, 상기한 본 발명의 방법은 저 유전율의 유기 및 비유기 절연막층을 사용하는 다양한 대머신 구조에 적용이 가능하다. 아울러, 기존의 산화막 계열의 절연막 식각의 경우에도 건식 또는 습식 폴리머 제거 및 감광막 제거 시퀀스(Sequence)도 본 발명의 후-식각 크리닝 방법으로 적용이 가능하다.On the other hand, the above-described method of the present invention is applicable to various damascene structures using low dielectric constant organic and inorganic insulating film layers. In addition, dry or wet polymer removal and photoresist removal sequences may also be applied to the post-etch cleaning method of the present invention even in the case of conventional oxide-based insulating film etching.

이상 상술한 바와 같이, 종래의 저 유전율의 물질을 적용한 비아 퍼스트 대머신 방법에서 비아 패턴과 트렌치 패턴 사이의 중첩이 불량일 경우 잔존 감광막 및 폴리머가 잔존하게 되고, 후 처리 공정에서도 상기 잔존 감광막 및 폴리머가 제 거되지 않는 문제점을 공정의 큰 변경 없이 본 발명의 새로운 건식 후처리 공정과 습식 후처리 공정을 적용함에 의해 해결할 수 있다. As described above, the residual photoresist film and the polymer remain when the overlap between the via pattern and the trench pattern is poor in the via first damascene method using the conventional low dielectric constant material, and the residual photoresist film and the polymer also exist in the post-treatment process. The problem that is not eliminated can be solved by applying the new dry aftertreatment process and the wet aftertreatment process of the present invention without major modification of the process.

Claims (11)

반도체 소자의 동작속도를 증가시키기 위해 금속층간 절연막으로 저 유전율의 유기 절연물질을 사용하고, 대머신 구조로 비아 제 일 듀얼 대머신 구조를 사용하며, 하부 금속층으로 Al 또는 Cu 층을 사용하는 반도체 소자의 배선 형성 방법에 있어서,In order to increase the operation speed of the semiconductor device, a low dielectric constant organic insulating material is used as an intermetallic insulating film, a via first dual damascene structure is used as a damascene structure, and an Al or Cu layer is used as a lower metal layer. In the wiring formation method of 상기 저유전율의 유기 절연물질로 BCB, Flare, SiLK 등의 CxHyOz 물질을 사용하고, 비아 홀의 형성후 형성한 트렌치 마스크 패턴의 중첩 불량으로 상기 비아 홀의 내부에 잔존하는 감광막과 폴리머를 제거하기 위해 인-시튜 건식 크리닝을 이용하여 폴리머를 제거한 후, 스트리퍼 계열의 습식 케미칼을 사용하여 폴리머 내부의 감광막을 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법CxHyOz materials such as BCB, Flare, SiLK, etc. are used as the low dielectric constant organic insulating material, and phosphorus-to remove the photoresist film and the polymer remaining inside the via hole due to the overlapping defect of the trench mask pattern formed after the formation of the via hole. After removing the polymer by using a dry dry cleaning method, a metal wiring forming method of a semiconductor device, characterized in that the photosensitive film inside the polymer is removed using a stripper-based wet chemical. 삭제delete 제 1 항에 있어서The method of claim 1 상기 인-시튜 건식 크리닝 공정시 CF4/O2/Ar 가스를 사용하고, 플라즈마 생성을 위한 소스파워가 1000∼3000W, 바이어스 파워는 100∼500W 의 조건에서 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법In the in-situ dry cleaning process, a CF 4 / O 2 / Ar gas is used, and the source power for plasma generation is 1000 to 3000 W, and the bias power is 100 to 500 W Wiring Formation Method 제 1 항 또는 제 3 항에 있어서The method of claim 1 or 3 상기 인-시튜 건식 크리닝 시간은 3∼10 초로 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법The in-situ dry cleaning time is 3 to 10 seconds, characterized in that the metal wiring formation method of a semiconductor device 제 1 항에 있어서The method of claim 1 상기 스트리퍼(Stripper) 계열의 습식 케미칼로는 ACT 935, ACT 970, EKC 830 중의 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법As the stripper-based wet chemical, any one of ACT 935, ACT 970, and EKC 830 may be used. 제 1 항에 있어서The method of claim 1 상기 식각 베리어 산화막 및 하드 마스크 산화막으로 사용되는 산화막은 SiO2, SiON과 SiO 계열의 저 유전율의 비유기 절연물질을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법The oxide film used as the etching barrier oxide film and the hard mask oxide film is SiO 2 , SiON and SiO-based low dielectric constant inorganic insulating material, characterized in that the metal wiring forming method 제 6 항에 있어서The method of claim 6 상기 저유전율의 비유기 절연물질로 SiOC:H, SiOC, SiOF, Siloxane SOG, Silicate SOG, HSQ, MSQ, HOSP, LOSP, FSG 중 임의의 어느 하나의 물질을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법The metal of the semiconductor device using any one of SiOC: H, SiOC, SiOF, Siloxane SOG, Silicate SOG, HSQ, MSQ, HOSP, LOSP, FSG as the low dielectric constant inorganic insulating material Wiring Formation Method 반도체 소자의 동작속도를 증가시키기 위해 금속층간 절연막으로 저 유전율 의 유기 절연물질을 사용하고, 대머신 구조로 비아 제 일 듀얼 대머신 구조를 사용하며, 하부 금속층으로 Al 또는 Cu 층을 사용하는 반도체 소자의 배선 형성 방법에 있어서,In order to increase the operation speed of the semiconductor device, a low dielectric constant organic insulating material is used as an intermetallic insulating film, a via first dual damascene structure is used as a damascene structure, and an Al or Cu layer is used as a lower metal layer. In the wiring formation method of 비아 홀의 형성후 형성한 트렌치 마스크 패턴의 중첩 불량인 경우, 상기 비아 홀의 내부에 잔존하는 감광막과 폴리머를 제거하기 위해 NH4 성분이 포함된 습식 케미칼을 사용하여 폴리머를 제거한 후, 스트리퍼 계열의 습식 케미칼을 사용하여 폴리머 내부의 감광막을 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법In the case of the overlapping defect of the trench mask pattern formed after the formation of the via hole, the polymer is removed using a wet chemical including NH 4 to remove the photoresist film and the polymer remaining in the via hole, and then the stripper-based wet chemical Forming a metal wiring in a semiconductor device, comprising removing the photoresist film inside the polymer 반도체 소자의 동작속도를 증가시키기 위해 금속층간 절연막으로 저 유전율의 유기 절연물질을 사용하고, 대머신 구조로 비아 제 일 듀얼 대머신 구조를 사용하며, 하부 금속층으로 Al 또는 Cu 층을 사용하는 반도체 소자의 배선 형성 방법에 있어서,In order to increase the operation speed of the semiconductor device, a low dielectric constant organic insulating material is used as an intermetallic insulating film, a via first dual damascene structure is used as a damascene structure, and an Al or Cu layer is used as a lower metal layer. In the wiring formation method of 비아 홀의 형성후 형성한 트렌치 마스크 패턴의 중첩 불량인 경우, 상기 비아 홀의 내부에 잔존하는 감광막과 폴리머를 제거하기 위해 인-시튜 건식 크리닝 공정을 진행한 후 인-시튜로 NH3 가스를 사용한 플라즈마를 이용하여 표면처리하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법In the case of the overlapping defect of the trench mask pattern formed after the formation of the via hole, the plasma using NH 3 gas is in-situ after the in-situ dry cleaning process to remove the photoresist film and the polymer remaining in the via hole. Method for forming metal wiring of the semiconductor device, characterized in that the surface treatment using 제 9 항에 있어서The method of claim 9 상기 NH3 플라즈마를 이용할 경우 소스 파워는 1000∼3000W, 바이어스 파워는 0W 로 인가하지 않는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법In the case of using the NH 3 plasma, the source power is 1000 to 3000W, and the bias power is not applied to the metal wiring forming method of the semiconductor device, characterized in that not applied. 제 9 항에 있어서The method of claim 9 상기 NH3 플라즈마를 적용하는 시간은 5∼10초로 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법The time for applying the NH 3 plasma is 5 to 10 seconds metal forming method of a semiconductor device, characterized in that
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