KR100440080B1 - Method for forming metal line of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 유전율이 낮은 유기 물질과 유전율이 낮은 무기 물질을 연속적인 절연층으로 형성함에 의해 종래의 배선 형성을 위한 절연층 형성 공정에 비해 공정의 단순화를 이룰 수 있고, 종래의 대머신 공정에서 사용하던 산화막이나 질화막으로 된 식각 베리어의 사용을 배제할 수 있어 공정을 단순화시키고, 그에 따른 반도체소자의 제조 원가의 절감할 수 있도록 하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device, and by forming a continuous insulating layer of an organic material having a low dielectric constant and an inorganic material having a low dielectric constant, the process is simplified compared to a conventional insulating layer forming process for forming wiring. It is possible to achieve this, and it is possible to eliminate the use of an etch barrier made of an oxide film or a nitride film used in the conventional machining process to simplify the process, thereby reducing the manufacturing cost of the semiconductor device.
Description
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히 유전율(Dielectric Constant)이 낮은 유기 물질(Organic Low-k material)과 유전율이 낮은 무기 물질(Inorganic Low-k material)을 연속적인 절연층으로 형성함에 의해 반도체 소자의 배선 형성을 위한 절연막 패턴 형성공정에 있어서 종래의 공정에 비해 공정 단순화를 이루며 반도체 소자의 제조공정 수율 및 신뢰성 향상을 도모할 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and in particular, an organic low-k material having a low dielectric constant and an inorganic low-k material having a low dielectric constant as a continuous insulating layer. The present invention relates to a method for forming a metal wiring of a semiconductor device which can simplify the process compared to the conventional process in forming an insulating film pattern for forming wirings of a semiconductor device and can improve the manufacturing process yield and reliability of the semiconductor device.
종래의 알루미늄을 금속배선으로 사용하는 층간 절연막 형성 기술은 절연막으로 주로 실리콘 산화막을 사용한다. 상기 실리콘 산화막은 유전상수 k 값이 4로서, 선간 캐패시턴스(capacitance)는 거리에 반비례하고 면적에 비례하는데, 종래의 0.16 Tech. 이상 디램 소자의 제조 공정에서 금속배선간 간격이 0.3㎛ 이상이었기 때문에 RC 지연 현상이나 크로스-토킹(cross-talking) 현상 등의 원하지 않는 오동작 현상이 없었다.The conventional interlayer insulation film forming technique using aluminum as a metal wiring mainly uses a silicon oxide film as the insulating film. The silicon oxide film has a dielectric constant k of 4, and the line capacitance is inversely proportional to the distance and proportional to the area. Since the gap between the metal wirings was 0.3 µm or more in the manufacturing process of the DRAM device, there was no unwanted malfunction phenomenon such as the RC delay phenomenon or the cross-talking phenomenon.
그러나 0.1Tech. 이하의 소자에서는 금속선간 간격이 0.3㎛ 이하로 줄어 들기 때문에 금속선간 캐패시턴스가 급격히 증가하고, 이에 따른 상기의 문제점이 심각해져 소자가 제대로 작동하지 않게 된다.0.1Tech. In the following devices, the spacing between metal lines decreases to 0.3 μm or less, and the capacitance between metal lines increases rapidly, and the above problems become serious and the devices do not operate properly.
동일한 금속배선 구조에서 선간/층간 캐패시턴스를 줄이기 위해서는 층간 절연막을 저유전율을 갖는 물질로 대치해야 한다. 저유전율막으로는 카본을 함유하는 산화막, 즉 SiOxCy 박막을 금속배선위에 형성하고 그 위에 비아 식각시 포토레지스트와 선택비를 갖는 캐핑 산화막(capping oxide)을 증착해야 하는데, 상기 SiOxCy 박막과 캐핑 산화막 사이의 접착력이 충분하지 않아 후속 열처리(annealing) 공정 혹은 비아 콘택 형성 공정에서 박막 리프팅(lifting)이나 크랙 등이 발생하게 되어 반도체 소자의 제조 공정 수율을 저하시키게 되는 문제점이 있다.In the same metallization structure, in order to reduce the interline / interlayer capacitance, the interlayer insulating film needs to be replaced with a material having a low dielectric constant. As the low dielectric constant film, an oxide film containing carbon, i.e., a SiOxCy thin film, must be formed on the metal interconnection, and a capping oxide having a selectivity and a photoresist when the via is etched thereon is deposited between the SiOxCy thin film and the capping oxide film. Since the adhesive strength of the adhesive is not sufficient, thin film lifting or cracking may occur in a subsequent annealing process or a via contact forming process, thereby lowering a process yield of a semiconductor device.
또한, 금속층간 절연물질로 낮은 유전물질을 사용하는 종래의 대머신(Damascene) 방법에서는 비아 콘택 형성을 위한 식각공정 진행시 식각해야 할 층이 매우 많아 식각공정측면에서 공정이 복잡한 단점이 있다.In addition, in the conventional damascene method using a low dielectric material as an insulating material between metal layers, there are many layers to be etched during the etching process for forming a via contact, and thus, the process is complicated in terms of the etching process.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 저유전율의 유기물질과 저유전율의 무기 물질을 절연막층으로 적층하여 사용함에 의해 종래의 대머신 공정에서 사용하던 산화막이나 질화막으로 된 식각 베리어(Etch barrier)를 사용하지 않도록 하여 공정을 단순화시키고, 저유전율의 유기물질과 저유전율의 무기 물질로 된 절연층의 식각 공정을 조합한 대머신 식각 공정을 개발하여 0.15㎛ 이하의 고집적 반도체 소자의 제조에 적용할 수 있는 반도체 소자의 금속배선 방법을 제공하는 것을 목적으로 한다.Therefore, the present invention is to solve the above-mentioned problems, the present invention is to use a low dielectric constant organic material and a low dielectric constant inorganic material by laminating an insulating layer to the oxide film or nitride film used in the conventional damascene process Simplify the process by avoiding the use of the etch barrier, and develop a damascene etching process that combines the etching process of an insulating layer made of organic material with low dielectric constant and inorganic material with low dielectric constant and has a high density of 0.15 μm or less. An object of the present invention is to provide a metal wiring method of a semiconductor device applicable to the manufacture of semiconductor devices.
도 1a 내지 도 1f 는 본 발명의 방법에 따른 금속배선 형성공정의 일실시예를 도시한 단면도1A to 1F are cross-sectional views showing one embodiment of the metallization forming process according to the method of the present invention.
도 2a 내지 도 2f 는 본 발명의 방법에 따른 금속배선 형성공정의 다른 실시예를 도시한 단면도2A to 2F are cross-sectional views showing another embodiment of the metallization forming process according to the method of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1 : 하부 금속층 3 : 캐핑층(질화막)1: lower metal layer 3: capping layer (nitride film)
5 : 저 유전율의 유기 절연층 7 : 저 유전율의 무기 절연층5: low dielectric constant organic insulating layer 7: low dielectric constant inorganic insulating layer
9 : 하드 마스크(질화막) 11 : 반사 방지막9: hard mask (nitride film) 11: antireflection film
12, 14 : 비아 콘택홀 13 : 비아 마스크 패턴12, 14: via contact hole 13: via mask pattern
15 : 트렌치 마스크 패턴15: trench mask pattern
상기 목적을 달성하기 위한 본 발명의 방법에 따른 반도체 소자의 금속배선 형성방법은,반도체 소자의 금속배선 형성방법에 있어서,하부 금속층의 상부에 질화막, 저 유전율의 유기 절연층, 저 유전율의 무기 절연층, 하드 마스크층 및 유기 반사방지막을 차례로 형성하는 단계와;상기 구조 상부에 감광막을 도포한 후 패터닝하여 제1 마스크 패턴을 형성하는 단계와;상기 제1 마스크 패턴을 마스크로 하여 하부의 유기 반사방지막, 하드 마스층, 저유전율의 무기 절연층, 저 유전율의 유기 절연층을 차례로 식각하는 단계와;상기 제1 마스크 패턴을 제거하고 습식 케미칼을 이용한 크리닝을 실시하는 단계와;상기 구조의 상부에 감광막 도포후 패터닝하여 제2 마스크 패턴을 형성하는 단계와;상기 제2 마스크 패턴을 마스크로 하여 상기 하드 마스크층, 저 유전율의 무기 절연층을 식각하는 단계와;상기 하드마스크층 상의 제2 마스크 패턴을 제거하는 단계와;인-시튜 건식 크리닝 공정 및 후-크리닝 공정으로 비아 콘택홀 내부에 잔류하는 감광막, 폴리머 및 유기 반사방지막을 제거하는 단계와;상기 하부 금속층 상부의 노출된 질화막을 제거하고 크리닝 하는 단계를 포함하는 것과,상기 저유전율의 유기 절연층은 CxHyOz 물질로 형성한 것과,상기 저유전율의 무기 절연층은 SiOC:H, SiOC, SiOF, Siloxane SOG, Silicate SOG, HSQ, MSQ, HOSP, LOSP, FSG 중 임의의 어느 하나의 물질로 형성하는 것과,상기 저유전율의 무기 절연층 식각공정은 CxFy/CO/N2/Ar 가스 케미스트리를 이용한 플라즈마 건식식각 방법으로 실시하는 것과,상기 저유전율의 유기 절연물질층 식각공정은 CxHy 및 N2H2베이스의 가스 케미스트리를 사용하여 실시하는 것과,상기 인-시튜 건식 크리닝 공정은 CF4/O2/Ar 가스를 사용하며 플라즈마 생성을 위한 소스파워가 1000∼3000 W 이고 바이어스 파워가 100∼500 W 인 조건에서 실시하는 것과,상기 인-시튜 건식 크리닝 공정은 3∼10 초 동안 실시하는 것과,상기 메탈 캐핑층으로 사용된 질화막 식각공정은 CF4/CHF3스/Ar 가스를 사용한 플라즈마 건식식각 방법으로 실시하는 것과,상기 메탈 캐핑층으로 사용된 질화막 식각공정은 바이어스 파워를 100∼300 W 로 하여 실시하는 것과,상기 저 유전율의 유기 절연층은 Ar 플라즈마로 표면처리된 것을 특징으로 한다.또한, 상기 목적을 달성하기 위한 본 발명의 방법에 따른 반도체 소자의 금속배선 형성방법은,하부 금속층의 상부에 질화막, 저 유전율의 유기 절연층, 저 유전율의 무기 절연층, 하드 마스크층, 유기 반사방지막을 차례로 형성하되, 상기 무기 절연층의 두께와 유기 절연층의 두께비가 3:1 의 비율이 되도록 형성하는 단계와;상기 구조 상부에 감광막을 도포한 후 패터닝하여 마스크 패턴을 형성하는 단계와;상기 마스크 패턴을 마스크로 하여 하부의 유기 반사방지막, 하드 마스크층, 저유전율의 무기 절연층, 저 유전율의 유기 절연층을 차례로 식각하는 단계와;상기 하드마스크층 상의 마스크 패턴을 제거하는 단계와;습식 케미칼을 이용한 크리닝을 실시하는 단계와;상기 구조의 상부에 감광막을 도포한 뒤 패터닝하여 트렌치 마스크 패턴을 형성하는 단계와;하부의 하드 마스크층, 저 유전율의 유기 절연층을 식각하되, 상기 저 유전율의 유기 절연층 두께의 2/3 정도까지 식각하는 단계와;상기 하드마스크층 상의 트렌치 마스크 패턴을 제거하는 단계와;인-시튜 건식 크리닝 공정 및 후-크리닝 공정으로 비아 콘택홀 내부에 잔류하는 감광막, 폴리머 및 유기 반사방지막을 제거하는 단계와;상기 하부 금속층 상부의 노출된 질화막을 제거하고 크리닝하는 단계를 포함하는 것과,상기 저유전율의 유기 절연층은 CxHyOz 물질로 형성하는 것과,상기 저유전율의 무기 절연층은 SiOC:H, SiOC, SiOF, Siloxane SOG, Silicate SOG, HSQ, MSQ, HOSP, LOSP, FSG 중 임의의 어느 하나의 물질로 형성하는 것과,상기 저유전율의 무기 절연층 식각공정은 CxFy/CO/N2/Ar 가스 케미스트리를 이용한 플라즈마 건식식각 방법으로 실시하는 것과,상기 저유전율의 유기 절연층 식각공정은 CxHy 및 N2H2베이스의 가스 케미스트리를 사용하여 실시하는 것과,상기 인-시튜 건식 크리닝 공정은 CF4/O2/Ar 가스를 사용하며 플라즈마 생성을 위한 소스파워가 1000∼3000 W 이고, 바이어스 파워가 100∼500 W 인 조건에서 실시하는 것과,상기 인-시튜 건식 크리닝 공정은 3∼10 초의 시간동안 실시하는 것과,상기 메탈 캐핑층으로 사용된 질화막 식각공정은 CF4/CHF3스/Ar 가스를 사용한 플라즈마 건식식각 방법으로 실시하는 것과,상기 메탈 캐핑층으로 사용된 질화막 식각공정은 100∼300 W 의 바이어스 파워로 실시하는 것과,상기 저 유전율의 유기 절연층은 Ar 플라즈마로 표면처리된 것을 다른 특징으로 한다.In the method of forming a metal wiring of a semiconductor device according to the method of the present invention for achieving the above object, in the method of forming a metal wiring of the semiconductor device, a nitride film, a low dielectric constant organic insulating layer, a low dielectric constant inorganic insulation on the upper metal layer Forming a layer, a hard mask layer, and an organic anti-reflection film in sequence; forming a first mask pattern by applying a photoresist film on the structure and then patterning it; using the first mask pattern as a mask; Etching a protective film, a hard mask layer, an inorganic insulating layer having a low dielectric constant, and an organic insulating layer having a low dielectric constant; removing the first mask pattern and performing cleaning using a wet chemical; Forming a second mask pattern by applying and patterning the photoresist layer; using the second mask pattern as a mask; Etching the electrically insulating inorganic insulating layer; removing the second mask pattern on the hard mask layer; and the photoresist, polymer, and organic layer remaining inside the via contact hole by an in-situ dry cleaning process and a post-cleaning process. Removing the anti-reflection film; and removing and cleaning the exposed nitride film on the lower metal layer, wherein the low dielectric constant organic insulating layer is formed of a CxHyOz material, and the low dielectric constant inorganic insulating layer includes: Forming of any one of SiOC: H, SiOC, SiOF, Siloxane SOG, Silicate SOG, HSQ, MSQ, HOSP, LOSP, FSG, and the low dielectric constant inorganic insulating layer etching process is CxFy / CO / N2 A plasma dry etching method using a / Ar gas chemistry, and the low dielectric constant organic insulating material layer etching process using a gas chemistry of CxHy and N 2 H 2 base And, the in-situ dry cleaning process using a CF 4 / O 2 / Ar gas and is carried out under the condition that the source power for plasma generation is 1000 to 3000 W and the bias power is 100 to 500 W, The sit dry cleaning process is performed for 3 to 10 seconds, the nitride film etching process used as the metal capping layer is performed by a plasma dry etching method using CF 4 / CHF 3 switch / Ar gas, to the metal capping layer The nitride film etching process used is characterized in that the bias power is set to 100 to 300 W, and the low dielectric constant organic insulating layer is surface treated with Ar plasma. In addition, the method of the present invention for achieving the above object. According to the method for forming a metal wiring of a semiconductor device according to the present invention, a nitride film, an organic insulating layer having a low dielectric constant, an inorganic insulating layer having a low dielectric constant, a hard mask layer, and an organic antireflective coating are formed on the upper metal layer. Forming a ratio of the thickness of the inorganic insulating layer to the thickness of the organic insulating layer to a ratio of 3: 1; forming a mask pattern by applying a photoresist on the structure and then patterning the mask pattern; Etching the lower organic antireflection film, the hard mask layer, the low dielectric constant inorganic insulating layer, and the low dielectric constant organic insulating layer using the mask as a mask; removing the mask pattern on the hard mask layer; Forming a trench mask pattern by coating and patterning a photoresist on the upper portion of the structure; etching the lower hard mask layer and the low dielectric constant organic insulating layer, wherein the low dielectric constant is organic; Etching to about two-thirds the thickness of the insulating layer; removing the trench mask pattern on the hard mask layer; Removing the photoresist film, the polymer, and the organic anti-reflective film remaining in the via contact hole by a thinning process and a post-cleaning process; removing and cleaning the exposed nitride film on the lower metal layer; The organic insulating layer is formed of a CxHyOz material, The inorganic dielectric layer of the low dielectric constant is SiOC: H, SiOC, SiOF, Siloxane SOG, Silicate SOG, HSQ, MSQ, HOSP, LOSP, FSG The low dielectric constant inorganic insulating layer etching process is performed by a plasma dry etching method using a CxFy / CO / N2 / Ar gas chemistry, The low dielectric constant organic insulating layer etching process is CxHy and N 2 H 2 as carried out by using a gas chemistry of the base, the in-situ dry cleaning process and using CF 4 / O 2 / Ar gas, and the power source for plasma generation 1000~3000 W, by 'S power as in the embodiment of 100~500 W conditions, the in-situ dry cleaning process, as carried out for 3 to 10 seconds, a nitride etch process used for the metal capping layer is CF 4 / CHF 3 gas / The plasma dry etching method using Ar gas, the nitride film etching process used as the metal capping layer may be performed using a bias power of 100 to 300 W, and the low dielectric constant organic insulating layer may be surface treated with Ar plasma. It is another feature.
이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1f 는 본 발명의 방법에 따른 금속배선 형성공정의 일실시예를 도시한 단면도이다.1A to 1F are cross-sectional views showing one embodiment of the metallization forming process according to the method of the present invention.
먼저, 도 1a를 참조하면, Al 또는 Cu 등으로 되는 하부 금속층(1)의 상부에 캐핑층(capping layer)으로 질화막(3)을 형성한다.First, referring to FIG. 1A, the nitride film 3 is formed as a capping layer on the lower metal layer 1 made of Al, Cu, or the like.
상기 질화막(3)의 상부로 저 유전율의 유기 절연층(5), 저 유전율의 무기 절연층(7), 하드 마스크층으로 질화막(9), 유기 반사방지막을(11) 차례로 형성한다.On the nitride film 3, an organic insulating layer 5 having a low dielectric constant, an inorganic insulating layer 7 having a low dielectric constant, and a nitride film 9 and an organic antireflection film 11 are sequentially formed as a hard mask layer.
이때, 상기 저 유전율의 유기 절연층(5)은 CxHyOz 물질로 형성한 것이다.다음, 상기 구조의 상부에 감광막을 도포한 후 패터닝하여 비아 마스크 패턴(13)을 형성한다.In this case, the low dielectric constant organic insulating layer 5 is formed of a CxHyOz material. Next, a photoresist film is coated on the upper portion of the structure and then patterned to form a via mask pattern 13.
도 1b를 참조하면, 상기 비아 마스크 패턴(13)을 마스크로 하여 하부의 유기 반사방지막(11), 하드 마스크층인 질화막(9), 저유전율의 무기 절연층(7), 저 유전율의 유기 절연층(5)까지 차례로 식각하여 비아 홀(12)을 형성한다.Referring to FIG. 1B, using the via mask pattern 13 as a mask, a lower organic antireflection film 11, a nitride film 9 as a hard mask layer, an inorganic insulating layer 7 having a low dielectric constant, and an organic dielectric having low dielectric constant are used. The via holes 12 are sequentially formed by etching to the layer 5.
그 후 습식 케미칼을 이용한 크리닝을 실시한다.After that, cleaning with wet chemical is performed.
다음 도 1c를 참조하면, 상기 구조의 상부에 감광막을 도포한 뒤 패터닝하여 트렌치 마스크 패턴(15)을 형성한다. 이때 상기 트렌치 마스크 패턴(15)은 그 중심부에 상기 트렌치 마스크 패턴(15) 형성시에도 유기 반사방지막(11)을 사용하며, 특히 상기 마스크 패터닝 과정에서 상기 형성된 비아 홀(12)의 내부에 감광막(15)이 잔존하게 되는데, 이것은 초점심도(Depth Of Focus) 마진의 부족에 따른 것으로 식각 공정 측면에서는 후속 트렌치 식각 단계에서 하부 질화막 및 금속층으로의 어택(Attack)을 방지하는 역할을 한다.Next, referring to FIG. 1C, a trench mask pattern 15 is formed by coating and patterning a photoresist film on top of the structure. In this case, the trench mask pattern 15 uses the organic anti-reflection film 11 even when the trench mask pattern 15 is formed in a central portion thereof. In particular, the photoresist layer 15 may be formed inside the formed via hole 12 during the mask patterning process. 15), which is due to the lack of depth of focus margin, which prevents attack on the lower nitride film and the metal layer in the subsequent trench etching step in terms of the etching process.
도 1d를 참조하면, 상기 트렌치 마스크 패턴(15)을 마스크로 하여 하부의 노출된 층을 식각한다. 즉 상부층으로부터 유기 반사방지막(11), 하드 마스크 질화막(9), 저 유전율의 무기 절연층(7)을 차례로 식각한다.Referring to FIG. 1D, the lower exposed layer is etched using the trench mask pattern 15 as a mask. That is, the organic antireflection film 11, the hard mask nitride film 9, and the inorganic dielectric layer 7 of low dielectric constant are sequentially etched from the upper layer.
상기 트렌치 마스크 패턴(15)을 이용한 식각공정의 진행 후, 저 유전율의 유기 절연층(5)이 노출되어도 상기 도면에 도시된 바와 같이, 비아 홀(12) 내부에 감광막(15)이 전부 제거되지 않을 수 있다.After the etching process using the trench mask pattern 15, even when the low dielectric constant organic insulating layer 5 is exposed, as shown in the drawing, all of the photoresist film 15 is not removed in the via hole 12. You may not.
도 1e를 참조하면, 상기 비아 홀(12)내에 잔류한 감광막(15)을 제거한다. 이때, 상기 잔류 감광막(15)을 제거하기 위해 우선, CF4/O2/Ar 가스 케미스트리를 사용한 플라즈마 식각을 통하여 상기 저 유전율의 무기 절연막층(7)을 식각하는 과정에서 발생한 잔존 감광막 상부의 폴리머(polymer)를 제거한 다음, 스트리퍼(stripper) 계열의 습식 케미칼(wet chemical)을 사용하여 잔존하는 감광막을 제거한다.Referring to FIG. 1E, the photosensitive film 15 remaining in the via hole 12 is removed. In this case, in order to remove the residual photoresist film 15, first, the polymer on the remaining photoresist film generated during the etching of the low dielectric constant inorganic insulating layer 7 through plasma etching using a CF 4 / O 2 / Ar gas chemistry. After removing the polymer, a stripper-based wet chemical is used to remove the remaining photoresist.
한편, 상기에서 인-시튜 건식 크리닝 가스로 CF4/O2/Ar를 사용하는 것은 플라즈마 식각에 따라 발생된 측벽 폴리머를 제거해야 폴리머가 감싸고 있는 감광막의 제거가 용이하기 때문이다.On the other hand, the use of CF 4 / O 2 / Ar as the in-situ dry cleaning gas is because it is easy to remove the photoresist film surrounding the polymer only by removing the sidewall polymer generated by plasma etching.
또한 인-시튜 크리닝은 상기 CF4/O2/Ar 가스를 사용하기 때문에 저 유전율의 무기 절연물질의 표면특성을 변화시킬 수 있으므로 측벽 폴리머를 제거하기에 충분하고, 폴리머 내부의 무기 물질의 어택이 발생하지 않도록 인-시튜 건식 크리닝 조건을 구비해야 한다.In-situ cleaning also uses the CF 4 / O 2 / Ar gas, which can change the surface characteristics of the low dielectric constant inorganic insulating material, which is sufficient to remove the sidewall polymer, and the attack of the inorganic material inside the polymer In-situ dry cleaning conditions must be in place to avoid this.
이때 상기 인-시튜 크리닝의 시간은 3∼10 초 정도로 작게 조절하는 것이 바람직하다.At this time, the time of the in-situ cleaning is preferably adjusted to 3 to 10 seconds.
여기서, 상기 유기 반사방지막(11)은 상기 도 1e 의 공정으로 제거된다.도 1f를 참조하면, 하부 금속층(1) 상부의 노출된 질화막(3)을 식각한 후, 후 크리닝(post cleaning)을 진행한다. 이때 상기 후 크리닝은 저유전율의 막을 식각한 후 적용되는 스트리퍼 계열의 습식 케미칼을 사용하여 진행한다.Here, the organic antireflection film 11 is removed by the process of FIG. 1E. Referring to FIG. 1F, after the exposed nitride film 3 on the lower metal layer 1 is etched, post cleaning is performed. Proceed. At this time, the post-cleaning is performed using a stripper-based wet chemical applied after etching the low dielectric constant film.
도 2a 내지 도 2f 는 본 발명의 방법에 따른 금속배선 형성공정의 다른 실시예를 도시한 단면도이다.2A to 2F are cross-sectional views showing another embodiment of the metallization forming process according to the method of the present invention.
상기 도시된 본 발명의 다른 실시예에서는 저 유절율 물질의 적층을 유기 절연층(5)의 두께보다 무기 절연층(7)의 두께를 3배 정도로 두껍게 형성하고, 상기 절연층들의 식각시 상부의 무기 절연층(7) 두께의 2/3 정도까지만 진행한다. 그리고 CF4/O2/Ar 가스 케미스트리를 이용한 플라즈마 식각을 진행하면 잔존 감광막의 상부에 잔존하던 폴리머가 제거된다.In another exemplary embodiment of the present invention, the stack of the low dielectric constant material is formed to have a thickness of about 3 times as thick as the thickness of the inorganic insulating layer 7 than that of the organic insulating layer 5, Only 2/3 of the thickness of the inorganic insulating layer 7 is advanced. When the plasma is etched using the CF 4 / O 2 / Ar gas chemistry, the remaining polymer on the remaining photoresist film is removed.
그 후 스트리퍼 계열의 습식 케미칼을 사용하여 잔존 감광막을 제거한다.The remaining photoresist is then removed using a stripper-based wet chemical.
한편, 본 실시예는 전술한 실시예의 경우에 비해 비아 홀의 내부에 잔존하는 감광막 및 폴리머의 제거가 용이하고, 비아 홀의 저부 임계면적(Critical Dimension) 는 일정하게 되면서 비아 홀의 상부 부위는 약간 경사지게 되므로 후속 공정인 메탈 증착 공정에서 금속의 매립(filling)이 수월해지는 장점이 있다.On the other hand, this embodiment is easier to remove the photoresist film and polymer remaining inside the via hole than in the above-described embodiment, the bottom critical area of the via hole is constant while the upper portion of the via hole is slightly inclined, so In the metal deposition process, which is a process, there is an advantage in that the filling of the metal is easy.
한편, 상기 한 본 발명의 방법은 저 유전율의 유기 및 무기 절연막층을 사용하는 다양한 대머신 구조, 예컨대 비트라인 대머신 공정에도 적용이 가능하다.On the other hand, the method of the present invention can be applied to various damascene structures using a low dielectric constant organic and inorganic insulating layer, such as bit line damascene process.
이상 상술한 바와 같이, 저유전율의 유기물질과 저유전율의 무기 물질을 절연막층으로 적층하여 금속배선의 절연층 형성 공정에 적용하는 본 발명의 방법은 종래의 대머신 공정에서 사용하던 산화막이나 질화막으로 된 식각 베리어(Etch barrier)를 사용하지 않아도 되므로 공정이 단순하고, 이에 따른 제조 원가의 절감을 기할 수 있다.As described above, the method of the present invention in which an organic material having a low dielectric constant and an inorganic material having a low dielectric constant is laminated in an insulating film layer and applied to the insulating layer forming process of metal wiring is performed using an oxide film or a nitride film used in a conventional damascene process. Since the process does not need to use an etching barrier (Etch barrier), the process is simple, thereby reducing the manufacturing cost.
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