KR100603305B1 - 패널구동장치 - Google Patents

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Abstract

본 발명에 의한 패널구동장치는, 입력데이터를 n개의 서브필드 데이터로 변환하고, 각각의 서브필드별 데이터를 n비트로 출력하는 서브필드 데이터 생성부; 및 상기 n 비트 출력의 각 비트마다 하나씩 연결되어, 상기 각 서브필드 데이터를 저장하는 라인 메모리를 구비하는 것을 특징으로 한다. 본 발명의 패널구동장치에서는, 라인메모리를 사용함으로써, 대용량의 프레임 메모리를 중복적으로 사용하지 않는다. 따라서, 제조비용을 낮출 수 있다. 또한, 라인 메모리를 사용하므로, 단지 쓰기/읽기함에 있어서 메모리 제어신호를 간소화 할 수 있다. 특히 현재 플라즈마 디스플레이 패널 구동 집적회로로 사용하고 있는, FPGA(Field Programmable Gate Array)에는 라인 메모리 집적회로 내에 내장되어 있다. 따라서, 집적회로 외부에 별도의 프레임 메모리를 두는 종래의 패널구동장치에서보다 인쇄회로기판의 설계가 용이하다. 또한 기판의 구성 자체도 단순화되기 때문에 잡음도 저감할 수 있는 등 실제 기판 설계의 자유도가 향상된다.

Description

패널구동장치{Panel driving apparatus}
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여준다.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리 구동 방법을 보여준다.
도 4는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도이다.
도 5는 도 3의 논리 제어부(202)의 내부 구성을 설명하기 위한 블록도이다.
도 6은 도 5의 어드레스 데이터 생성부내의 종래의 메모리 구성 및 동작을 설명하기 위한 블록도이다.
도 7은 본 발명의 바람직한 일 실시예에 의한 패널구동장치를 설명하기 위한 블록도이다.
도 8은 본 발명의 바람직한 다른 실시예에 의한 패널구동장치를 설명하기 위한 블록도이다.
본 발명은, 플라즈마 디스플레이 패널(PDP)과 같이 표시셀을 형성하는 전극구조에 유지펄스를 인가함으로써, 화면을 표시하는 패널구동방법에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.
도 1 을 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(100, 106) 사이에는, 어드레스 전극 라인들(A1, A2, ... , Am), 유전층(102, 110), Y 전극 라인들(Y1, ... , Yn), X 전극 라인들(X 1, ... , Xn), 형광층(112), 격벽(114) 및 보호층으로서 예컨대 일산화마그네슘 (MgO)층(104)이 마련되어 있다.
어드레스 전극 라인들(A1, A2, ... , Am)은 뒤쪽 글라스 기판(106)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(110)은 어드레스 전극 라인들(A1, A2, ... , Am)의 앞쪽에 도포된다. 아래쪽 유전층(110)의 앞쪽에는 격벽(114)들이 어드레스 전극 라인들(A1, A2, ... , Am)과 평행한 방향으로 형성된다. 이 격벽(114)들은 각 디스플레이 셀의 방전 영역을 구획하고, 각 디스플레이 셀 사이의 광학적 간섭을 방지하는 기능을 한다. 형광층(112)은, 격벽(114)들 사이에서 형성된다.
X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn )은 어드레스 전 극 라인들(A1, A2, ... , Am)과 직교되도록 앞쪽 글라스 기판(100)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ... , Xn)과 각 Y 전극 라인(Y1, ... , Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(Xnb, Ynb)이 결합되어 형성될 수 있다. 앞쪽 유전층(102)은 X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(104) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(102)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(108)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하 상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층(112)이 여기되어 빛이 발생된다.
도 2는 도 1의 플라즈마 디스플레이 패널의 일반적인 구동 장치를 보여준다.
도면을 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(200), 제어부(202), 어드레스 구동부(206), X 구동부(208) 및 Y 구동부(204)를 포함한다. 영상 처리부(200)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(202)는 영상 처리부(200)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(206)는, 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(208)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(204)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
상기한 바와 같은 구조의 플라즈마 디스플레이 패널(1)의 구동방법으로, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 미국특허 제5541618호에 개시되어 있다.
도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다.
도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정 개수 예컨대 8 개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 유지방전 구간(S1, ..., S8)로 분할된다.
각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다.
각 유지방전 구간(S1, ..., S8)에서는, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 구간(S1, ..., S8)내의 유지방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256 계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 유지펄스의 수가 할당될 수 있다. 만일 133 계조의 휘도를 얻기 위해서는, 서브필드1 기간, 서브필드3 기간 및 서브필드8 기간 동안 셀들을 어드레싱하여 유지방전하면 된다.
각 서브필드에 할당되는 유지방전 수는, APC(Automatic power control) 단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 또한 각 서브필드에 할당되는 유지방전 수는. 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대 서브필드4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드6에 할당된 계조도를 32에서 34로 높일 수 있다. 또한, 한 프레임을 형성하 는 서브필드의 수도 설계사양에 따라 다양하게 변형하는 것이 가능하다.
도 4는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도로서, AC PDP의 ADS(Address display separated) 구동방식에서 한 서브필드(SF)내에 어드레스 전극(A), 공통전극(X) 및 주사전극(Y1~Yn)에 인가되는 구동신호를 나타낸다. 도 4를 참조하면, 하나의 서브필드(SF)는 리셋기간(PR), 어드레스 기간(PA) 및 유지방전기간(PS)를 구비한다.
리셋기간(PR)은 모든 그룹의 주사라인에 대해 리셋펄스를 인가하여, 강제로 기입방전을 수행함으로써, 전체 셀의 벽전하 상태를 초기화한다. 어드레스기간(PA)에 들어가기 전에 리셋기간(PR)이 수행되며, 이는 전 화면에 걸쳐 수행하므로, 상당히 고르면서도 원하는 분포의 벽전하 배치를 만들 수 있다. 리셋기간(PR)에 의해 초기화된 셀들은, 셀 내부의 벽전하 조건이 모두 비슷하게 형성된다. 리셋기간(PR)이 수행된 후에 어드레스 기간(PA)이 수행된다. 이 때 어드레스 기간(PA)에는, 공통전극(X)에 바이어스 전압(Ve)이 인가되고, 표시되어야 할 셀 위치에서 주사전극(Y1~Yn)과 어드레스 전극(A1~Am)을 동시에 턴온시킴으로써, 표시 셀을 선택한다. 어드레스 기간(PA)이 수행된 후에, 공통전극(X)과 주사전극(Y1~Yn)에 유지펄스(Vs)를 교대로 인가하여, 유지방전 기간(PS)이 수행된다. 유지방전 기간(PS) 중에 어드레스 전극(A1~Am)에는 로우레벨의 전압(VG)이 인가된다.
PDP에서 휘도는 유지방전 펄스수에 의하여 조정된다. 하나의 서브필드 또는 하나의 TV 필드에서의 유지방전 펄스수가 많으면 휘도가 증가한다.
도 5는 도 3의 논리 제어부(202)의 내부 구성을 설명하기 위한 블록도로서, 어드레스 데이터 생성부(202a), 주사펄스 생성부(202b), 및 유지펄스 생성부(202c)를 구비한다. 어드레스 데이터 생성부(202) 영상처리부(200)로부터, RGB 계조 정보를 입력받아, 이를 서브필드 데이터로 가공하여 어드레스 구동부(206)로 출력한다. 이 때, 주사펄스 생성부(202b)는 각 서브필드별로, 각 주사라인에 서브필드 정보가 기입될 수 있도록 주사펄스를 발생한다. 그리고 유지펄스 구동부(202c)는 유지구간에서, 주사(Y)전극과 공통(X)전극에 교대로 유지펄스를 인가한다.
플라즈마 디스플레이 패널이 고화질화됨에 따라, 한 TV 프레임내에서 처리해야하는 데이터량이 증가한다. 일 예로서, 고화질(High Definition, HD) 플라즈마 디스플레이 패널은 표준화질(Standard Definition, SD)에 비하여 약 2배 이상 많은 데이터를 동시에 처리해야 한다.
현재 고화질(High Definition, HD) 플라즈마 디스플레이 패널에서 데이터를 처리하기 위하여, 6개의 프레임 메모리를 사용하고 있는 이유는 다음과 같다.
고화질 플라즈마 디스플레이 패널에서는, 서브필드 데이터로 변환된 데이터량이 많기 때문에, 그만큼 높은 주파수의 프레임 메모리의 구동 클록을 사용하여야 한다. 그러나, 프레임 메모리의 구동 클록은 주파수가 제한되어 있으므로, 차선책으로서, 프레임 메모리를 여러개 사용한다.
플라즈마 디스플레이 패널에서는, 데이터 처리과정이 RGB 의 3개로 분리되어 있다. 또한 RGB 각 처리과정을 홀수 프레임과 짝수 프레임으로 나누어 처리하므로, 현재 고화질 플라즈마 디스플레이 패널에서는 전체적으로 6개의 프레임 메모리를 사용한다.
도 6은 도 5의 어드레스 데이터 생성부(202a)내에서의, RGB 각각의 서브필드 데이터 생성 과정에서, 사용되는 2개의 프레임 메모리의 작용을 설명하기 위한 블록도이다.
서브필드 데이터 생성부(600)는, 홀수 프레임의 입력 데이터를 서브필드 데이터(608)로 변환하여 출력하고, 데이터 버퍼(602)를 통하여 프레임 메모리A(604)에 저장한다. 다음으로, 서브필드 데이터 생성부(600)는, 짝수 프레임의 입력 데이터를 서브필드 데이터(608)로 변환하여 출력하고, 데이터 버퍼(602)를 통하여 프레임 메모리B(606)에 저장한다.
이 과정에서, 프레임 메모리A(604)에 서브필드 데이터가 쓰기(W)되는 동안, 프레임 메모리B(606)에 저장된 서브필드 데이터가 읽기(R)된다. 또한 반대로 프레임 메모리B(606)에 서브필드 데이터가 쓰기(W)되는 동안, 프레임 메모리A(604)에 저장된 서브필드 데이터가 읽기(R)된다.
본 발명이 이루고자 하는 기술적 과제는, 프레임 메모리를 사용하지 않고, 라인메모리만을 사용하여 서브필드데이터를 생성하는 패널구동장치를 제공하는데 있다.
상기의 기술적 과제를 이루기 위한 본 발명의 패널구동방법은, 입력데이터를 n개의 서브필드 데이터로 변환하고, 상기 각각의 서브필드별 데이터를 n비트로 출력하는 서브필드 데이터 생성부; 및 상기 n 비트 출력의 각 비트마다 하나씩 연결 되어, 상기 각 서브필드 데이터를 저장하는 라인 메모리;를 구비하는 것을 특징으로 한다.
상기 패널구동장치에 있어서, 상기 입력데이터는 RGB 영상 데이터이고, 상기 서브필드 데이터 생성부는, 상기 RGB 영상 데이터 각각을 n개의 서브필드 데이터로 변환하여 총 3n 비트 출력하고, 상기 라인 메모리는, 상기 3n 비트 출력의 각 비트마다 하나씩 연결되어, 3n개 구비될 수 있다.
이하, 본 발명의 바람직한 실시예에 의한 패널구동장치의 구성 및 동작을 첨부한 도면들을 참조하여 상세히 설명한다.
프레임 메모리에 비하여 라인 메모리는 다음과 같은 특징을 가지고 있다.
라인 메모리는, 메모리 어드레싱 동작을 수행하지 않으므로, 제어신호가 매우 간단하다. 즉, 라인 메모리로 사용되는 소위 FIFO(First In First Out) 메모리는, 쓰기 인에이블(write enable) 기간동안 쓰기 클락(write clock)에 의해 입력 데이터가 순차적으로 저장되고, 읽기 인에이블(read enable) 기간동안 읽기 클락(read clock)에 의해 저장된 데이터가 순차적으로 출력된다.
도 7은 본 발명의 바람직한 일 실시예에 의한 패널구동장치를 설명하기 위한 블록도로서, 서브필드 데이터 생성부(600), n개의 라인 메모리(LM1~LMn), 및 어드레스 구동부(206)를 구비한다. 이하에서는 한 TV 필드는 n 개의 서브필드로 이루어진다고 가정한다.
서브필드 데이터 생성부(600)는, n 비트의 서브필드 데이터(612)를 시리얼로 출력한다.
제1 내지 제n 라인 메모리(LM1~LMn)는, 시리얼로 입력되는 서브필드 데이터(612)를 쓰기 인에이블 제어 신호(WE1~WEn)에 의해 n 비트마다 스위칭함으로써, 각자에 할당된 서브필드 데이터를 저장한다. 제1 내지 제n 라인 메모리(LM1~LMn)는, 각자에 저장된 서브필드 데이터를 출력 인에이블 제어신호(OE1~OEn)에 의해, 서브필드에 적절한 타이밍으로 출력한다. 제1 내지 제n 라인 메모리(LM1~LMn)의 출력라인은 하나의 라인으로 단락되어 어드레스 구동부(206)에 연결되고, 인에이블 제어신호(OE1~OEn)에 의해 출력라인이 선택된다.
도 8은 본 발명의 바람직한 다른 실시예에 의한 패널구동장치를 설명하기 위한 블록도로서, 서브필드 데이터 생성부(600), 병렬화 레지스터(622), n개의 라인 메모리(LM1~LMn), 및 어드레스 구동부(206)를 구비한다.
서브필드 데이터 생성부(600)는, n 비트의 서브필드 데이터(612)를 시리얼로 출력한다.
병렬화 레지스터(622)는, 시리얼 서브필드 데이터(612)를 n 비트 단위로 끊어서 병렬화한다.
제1 내지 제n 라인 메모리(LM1~LMn)는, 시리얼로 입력되는 서브필드 데이터(612)를 쓰기 인에이블 제어 신호(WE1~WEn)에 의해 n 비트마다 스위칭함으로써, 각자에 할당된 서브필드 데이터를 저장한다. 제1 내지 제n 라인 메모리(LM1~LMn)는, 각자에 저장된 서브필드 데이터를 출력 인에이블 제어신호(OE1~OEn)에 의해, 서브필드에 적절한 타이밍으로 출력한다. 제1 내지 제n 라인 메모리(LM1~LMn)의 출력라인은 하나의 라인으로 단락되어 어드레스 구동부(206)에 연결되고, 인에이블 제어신호(OE1~OEn)에 의해 출력라인이 선택된다.
한편, 도 7 및 도 8에 도시된 본 발명에 의한 패널구동장치에 있어서, 입력데이터(IN)는 RGB 영상 데이터가 될 수 있다. 이 때, 서브필드 데이터 생성부(600)는, 입력되는 RGB 영상 데이터 각각을 n개의 서브필드 데이터로 변환하여 출력할 수 있다. 이 때, RGB 각각에 대하여 각각 n개의 라인 메모리(LM1~LMn)가 구비되어, 전체적으로 3n개 라인 메모리가 구비될 수 있다.
또한 도 7 및 도 8에 도시된 본 발명에 의한 패널구동장치는, 외관상 도 2에 도시된 패널구동장치의 논리제어부(202)에 포함되어 구현될 수 있다.
논리제어부(202)는 게이트 어레이(gate array)에 의해 제어로직이 구현되는데, 실질적으로는 FPGA(Field Programmable Gate Array) 또는 ASIC(Application Specific Integrated Circuit)의 형태로서 기판상에 구현된다.
특히 현재 플라즈마 디스플레이 패널의 논리제어부 집적회로로서 많이 사용되는 FPGA에는 FIFO 형태의 라인메모리가 내장되어 있다. 따라서, 집적회로 외부에 별도의 프레임 메모리를 두는 종래의 패널구동장치에서보다 인쇄회로기판의 설계가 용이하다. 또한 기판의 구성 자체도 단순화되기 때문에 잡음도 저감할 수 있는 등 실제 기판 설계의 자유도가 향상된다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의 미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 효과가 있다.
종래의 RGB 각각의 데이터 처리과정에서는, 두 개의 프레임 메모리를 구비하고, 한 서브필드 데이터를 쓰기하는 동안, 한 서브필드 데이터를 읽기하는 식의 토글방식으로 프레임 메모리를 사용하였다. 그러나 본 발명의 패널구동장치에서는, 라인메모리를 사용함으로써, 대용량의 프레임 메모리를 중복적으로 사용하지 않는다. 따라서, 제조비용을 낮출 수 있다. 또한, 라인 메모리를 사용하므로, 단지 쓰기/읽기함에 있어서 메모리 제어신호를 간소화 할 수 있다.
특히 현재 플라즈마 디스플레이 패널 구동 집적회로로 사용하고 있는, FPGA(Field Programmable Gate Array)에는 라인 메모리 집적회로가 내장되어 있다. 따라서, 집적회로 외부에 별도의 프레임 메모리를 두는 종래의 패널구동장치에서보다 인쇄회로기판의 설계가 용이하다. 또한 기판의 구성 자체도 단순화되기 때문에 잡음도 저감할 수 있는 등 실제 기판 설계의 자유도가 향상된다.
본 발명은 이상에서 설명되고 도면들에 표현된 예시들에 한정되는 것은 아니다. 전술한 실시 예들에 의해 가르침 받은 당업자라면, 다음의 특허 청구 범위에 기재된 본 발명의 범위 및 목적 내에서 치환, 소거, 병합 등에 의하여 전술한 실시 예들에 대해 많은 변형이 가능할 것이다.

Claims (4)

  1. 계조 표현을 위해 화상을 표현하는 단위 프레임을 n개의 서브필드들로 나누어 패널을 구동하는 패널구동장치에 있어서,
    입력데이터를 상기 n개의 서브필드 데이터로 변환하고, 상기 각각의 서브필드별 데이터를 n비트로 출력하는 서브필드 데이터 생성부; 및
    상기 n 비트 출력의 각 비트마다 하나씩 연결되어, 상기 각 서브필드 데이터를 저장하는 라인 메모리;를 구비하는 것을 특징으로 하는 패널구동장치.
  2. 제1항에 있어서,
    상기 입력데이터는 RGB 영상 데이터이고,
    상기 서브필드 데이터 생성부는, 상기 RGB 영상 데이터 각각을 n개의 서브필드 데이터로 변환하여 출력하고,
    상기 라인 메모리는, 상기 n 비트 출력의 각 비트마다 하나씩 연결되며, RGB 각각에 대하여 n개가 구비되어, 총 3n개가 구비되는 것을 특징으로 하는 패널구동장치.
  3. 제1항에 있어서,
    상기 서브필드 데이터 생성부에서 시리얼로 출력되는 상기 n개의 서브필드 데이터들을 병렬화하여, 상기 병렬화된 n개의 서브필드 데이터 각각을 상기 라인 메모리로 출력하는 병렬화 레지스터를 더 구비하는 패널구동장치.
  4. 제1항에 있어서, 상기 라인 메모리는,
    선입력 선출력(FIFO, first input first output)으로 동작하는 패널구동장치.
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