KR100544141B1 - 디스플레이 패널구동방법 - Google Patents

디스플레이 패널구동방법 Download PDF

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Abstract

본 발명에 의한 디스플레이 패널구동방법은, 하나의 영상 프레임을 복수개의 서브필드로 분할하여 구동하고, 서브필드는, 어드레스구간 및 유지구간을 포함하고, 어드레스구간에서, 디스플레이될 셀들을 선택하는 어드레스 방전을 수행하고, 유지구간에서, 선택된 디스플레이 셀의 유지방전을 수행하는 디스플레이 패널구동방법이며, 표시 데이터의 부하율에 따라, 하나의 프레임 내에 동일한 휘도 가중치를 갖는 서브필드들이 포함될 것인지 여부 및 그 갯수를 결정하는 것을 특징으로 한다.
ADS 구동방식에 의한 패널구동에서는, 하나의 셀이 켜지는 서브필드들 사이에는 휴지기간이 발생하게 된다. APC에 의해 소비전력 제어가 수행되는 종래의 ADS 구동방식의 패널구동에서는, 이러한 휴지기간에 의하여 어드레스 저방전이 발생할 확률이 높아지게 된다. 특히, 휴지기간에 휘도 가중치가 큰 서브필드가 포함된 경우에는 어드레스 저방전의 확률이 높아진다.
본 발명에 의하면, 휘도 가중치가 큰 서브필드들을 몇개의 동일한 가중치의 서브필드들로 분배함으로써, 어드레스 방전의 신뢰성을 향상시킨다.

Description

디스플레이 패널구동방법{Display panel driving method}
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.
도 2는 도 1에 도시된 패널의 하나의 셀의 동작을 설명하기 위한 도면이다.
도 3은 도 1에 도시된 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여준다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리 구동 방법을 보여준다.
도 5는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도이다.
도 6a 및 도 6b는 어드레스 방전 지연시간(td)의 일예를 설명하기 위한 그래프이다.
도 7은 통상의 플라즈마 디스플레이 패널에서의 평균 신호 레벨에 따른 전력 제어 동작의 원리를 보여주는 구동 특성 그래프이다.
도 8은 통상의 평균 신호 레벨에 따른 전력 제어에 의한 플라즈마 디스플레이 패널의 계조 구현 방법을 개략적으로 도시한 도면이다.
도 9는 본 발명의 바람직한 일 실시예에 의한 디스플레이 패널구동방법을 설 명하기 위한 도면이다.
본 발명은, 디스플레이 패널의 구동에 관한 것으로서, 특히 프레임을 구성하는 서브필드의 구조를 개선한 디스플레이 패널구동방법에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다. 도 2는 도 1에 도시된 패널의 하나의 셀의 동작을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(100, 106) 사이에는, 어드레스 전극 라인들(A1, A2, ... , Am), 유전층(102, 110), Y 전극 라인들(Y1, ... , Yn), X 전극 라인들(X 1, ... , Xn), 형광층(112), 격벽(114) 및 보호층으로서 예컨대 일산화마그네슘 (MgO)층(104)이 마련되어 있다.
어드레스 전극 라인들(A1, A2, ... , Am)은 뒤쪽 글라스 기판(106)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(110)은 어드레스 전극 라인들(A1, A2, ... , Am)의 앞쪽에 도포된다. 아래쪽 유전층(110)의 앞쪽에는 격벽(114)들이 어드레스 전극 라인들(A1, A2, ... , Am)과 평행한 방향으로 형성된다. 이 격벽(114)들 은 각 디스플레이 셀의 방전 영역을 구획하고, 각 디스플레이 셀 사이의 광학적 간섭을 방지하는 기능을 한다. 형광층(112)은, 격벽(114)들 사이에서 형성된다.
X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn )은 어드레스 전극 라인들(A1, A2, ... , Am)과 직교되도록 앞쪽 글라스 기판(100)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ... , Xn)과 각 Y 전극 라인(Y1, ... , Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(Xnb, Ynb)이 결합되어 형성될 수 있다. 앞쪽 유전층(102)은 X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(104) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(102)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(108)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하 상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전 을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 디스플레이 셀들의 형광층(112)이 여기되어 빛이 발생된다.
도 3은 도 1의 플라즈마 디스플레이 패널의 일반적인 구동 장치를 보여준다.
도면을 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(300), 제어부(302), 어드레스 구동부(306), X 구동부(308) 및 Y 구동부(304)를 포함한다. 영상 처리부(300)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(302)는 영상 처리부(300)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(306)는, 제어부(302)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(308)는 제어부(302)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(304)는 제어부(302)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
상기한 바와 같은 구조의 플라즈마 디스플레이 패널(1)의 구동방법으로, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 미국특허 제5541618호에 개시되어 있다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다.
도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정개수 예컨대 8 개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 유지방전 구간(S1, ..., S8)로 분할된다.
각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다.
각 유지방전 구간(S1, ..., S8)에서는, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 구간(S1, ..., S8)내의 유지방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256 계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 유지펄스의 수가 할당될 수 있다. 만일 133 계조의 휘도를 얻기 위해서는, 서브필드1 기간, 서브필드3 기간 및 서브필드8 기간 동안 셀들을 어드레싱하여 유지방전하면 된다.
각 서브필드에 할당되는 유지방전 수는, APC(Automatic power control) 단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 또한 각 서브필 드에 할당되는 유지방전 수는. 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대 서브필드4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드6에 할당된 계조도를 32에서 34로 높일 수 있다. 또한, 한 프레임을 형성하는 서브필드의 수도 설계사양에 따라 다양하게 변형하는 것이 가능하다.
도 5는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도로서, AC PDP의 ADS(Address display separated) 구동방식에서 한 서브필드(SF)내에 어드레스 전극(A), 공통전극(X) 및 주사전극(Y1~Yn)에 인가되는 구동신호를 나타낸다. 도 5를 참조하면, 하나의 서브필드(SF)는 리셋기간(PR), 어드레스 기간(PA) 및 유지방전기간(PS)를 구비한다.
리셋기간(PR)은 모든 그룹의 주사라인에 대해 리셋펄스를 인가하여, 강제로 기입방전을 수행함으로써, 전체 셀의 벽전하 상태를 초기화한다. 어드레스기간(PA)에 들어가기 전에 리셋기간(PR)이 수행되며, 이는 전 화면에 걸쳐 수행하므로, 상당히 고르면서도 원하는 분포의 벽전하 배치를 만들 수 있다. 리셋기간(PR)에 의해 초기화된 셀들은, 셀 내부의 벽전하 조건이 모두 비슷하게 형성된다. 리셋기간(PR)이 수행된 후에 어드레스 기간(PA)이 수행된다. 이 때 어드레스 기간(PA)에는, 공통전극(X)에 바이어스 전압(Ve)이 인가되고, 표시되어야 할 셀 위치에서 주사전극(Y1~Yn)과 어드레스 전극(A1~Am)을 동시에 턴온시킴으로써, 표시 셀을 선택한다. 어드레스 기간(PA)이 수행된 후에, 공통전극(X)과 주사전극(Y1~Yn)에 유지펄스(Vs)를 교대로 인가하여, 유지방전 기간(PS)이 수행된다. 유지방전 기간(PS) 중에 어드레스 전극(A1~Am)에는 로우레벨의 전압(VG)이 인가된다.
여기서 도 5의 리셋구간(PR)에서 주사전극의 램프 라이징 구간은, 기입방전시에 방출되는 가시광량을 최소화하면서도, 셀 초기화를 원활히 수행하기 위하여 마련된 구간이다.
도 5는 하나의 서브필드(SF)는 리셋기간(PR), 어드레스 기간(PA) 및 유지방전기간(PS)를 구비한 PDP 디스플레이 패널구동방법의 일예이지만, 기입방전의 가시광을 최소화하기 방법으로서 하나의 TV 필드에 한 번의 기입방전에 의한 리셋기간(PR)을 부여하는 디스플레이 패널구동방법도 있다.
전술한 ADS 구동방식에 의한 패널구동에서는, 하나의 셀이 서브필드의 조합으로 이루어지므로, 어느 하나의 셀에서 켜지는 서브필드와 켜지는 서브필드 사이에 방전이 수행되지 않는 휴지기간이 발생하게 된다.
이러한 휴지기간이 길어질수록, 방전셀내에서 프라이밍 입자들의 밀도가 감소하여 어드레스 방전 오류를 유발할 수 있다. 특히, 휴지기간에 가중치가 큰 서브필드가 포함된 경우에 어드레스 방전 오류의 확률이 높아진다.
한편, 일반적으로 플라즈마 디스플레이 패널은 APC(automatic power control)로 통칭되는 소비전력 제어의 방식을 적용하고 있다. APC는 부하율이 큰 경우 유지방전 횟수를 감소시키고, 반대로 부하율이 작은 경우에는 유지방전 횟수를 증가시킴으로써 소비전력을 제어하는 방식이다. 따라서 부하율이 작을수록 하나의 서브필드의 기간이 길어진다. 따라서, 부하율이 작을 때 휴지기간도 상대적으로 길어지게 된다. 결국 부하율이 작을 수록, 전술한 바와 같은 어드레스 방전 오류의 확률이 높아지게 된다.
본 발명이 이루고자 하는 기술적 과제는, 어드레스 방전의 신뢰성을 향상시키고, 화질을 향상시킬 수 있는 디스플레이 패널구동방법을 제공하는데 있다.
상기의 기술적 과제를 이루기 위한 본 발명의 디스플레이 패널구동방법은, 하나의 영상 프레임을 복수개의 서브필드로 분할하여 구동하고, 상기 서브필드는, 어드레스구간 및 유지구간을 포함하고, 상기 어드레스구간에서, 디스플레이될 셀들을 선택하는 어드레스 방전을 수행하고, 상기 유지구간에서, 상기 선택된 디스플레이 셀의 유지방전을 수행하는 디스플레이 패널구동방법이며, 표시 데이터의 부하율에 따라, 하나의 프레임 내에 동일한 휘도 가중치를 갖는 서브필드들이 포함될 것인지 여부 및 그 갯수를 결정하는 것을 특징으로 한다.
상기 디스플레이 패널구동방법에 있어서, 상기 부하율을 둘 이상의 레벨로 나누고, 적어도 하나의 부하율 레벨에 대하여, 하나의 영상 프레임 내에 동일한 휘도 가중치를 갖는 둘 이상의 서브필드들이 포함될 수 있다.
상기 디스플레이 패널구동방법에 있어서, 상기 부하율이 가장 큰 단계에서는, 하나의 영상 프레임 내에 동일한 휘도 휘도 가중치를 갖는 서브필드들이 포함되지 않을 수 있다.
상기 디스플레이 패널구동방법에 있어서, 상기 동일한 휘도 가중치를 갖는 서브필드들이, 하나의 영상 프레임 내에서 가장 큰 휘도 가중치를 갖는 서브필드일 수 있다.
상기 디스플레이 패널구동방법에 있어서, 상기 부하율이 작아질수록 상기 동일한 휘도 가중치를 갖는 서브필드들의 갯수가 증가할 수 있다.
이하, 본 발명의 바람직한 실시예에 의한 디스플레이 패널구동방법의 구성 및 동작을 첨부한 도면들을 참조하여 상세히 설명한다.
본 발명에 의한 디스플레이 패널구동방법의 기본개념은, 부하율에 따라 동일한 가중치를 갖는 서브필드의 갯수를 결정하는 것을 특징으로 한다. 다시말해, 부하율이 클 때와 작을 때의 서브필드 구성에 차별을 두어, 어드레스 방전의 안정성을 획득한다.
도 6a 및 도 6b는 어드레스 방전 지연시간(td)의 일예를 설명하기 위한 그래프이다. 어드레스 시간을 줄이기 위해서는, 어드레스 방전 지연시간(td)의 평균 및 산포를 동시에 줄여야 한다. 어드레스 방전 지연시간은, 방전형성 지연시간(formation delay, tf)과, 통계적 방전 지연시간(statistical delay, ts)으로 나누어진다.
도 6a를 참조하면, 시간의 경과에 따라 tf, ts가 증가하게 됨을 알 수 있다. 특히 리셋방전 후 ts가 증가하는 경향이 tf에 비해 매우 크다. 따라서, 고속 어드레싱을 가능하게 하기 위해서는 ts를 줄이는 것이 효율적이다.
도 6b는 어드레스 구간에서 표시셀의 발광패턴을 계측한 결과이다. 도 6b를 참조하면, 주사펄스(Y)와 어드레스 데이터(A)가 인가된 후, tf 및 ts 후 어드레스 방전에 의한 발광패턴이 나타남을 알 수 있다.
도 6b를 도 6a와 비교하면, 최종 방전 후의 휴지기간이 길어질수록 tf는 거 의 변동이 없는 반면에, ts가 점점 커져서 전체적으로 지연시간 td 가 커진다. 따라서, 지연시간 td에는 ts가 큰 영향을 준다.
어드레스 구간에서, 하나의 주사펄스폭을 ta라 하면, 어드레스 구간은 ta와 주사라인의 개수의 곱에 의해 결정된다. 여기서, ta는 전술한 지연시간 td 보다 큰 값을 가져야만 어드레스 방전이 오류없이 일어날 수 있다. 도 6a를 참조하면, 최종 방전 후 휴지기간이 100 마이크로 세컨드에서 약 1 마이크로 세컨드보다 약간 긴 지연시간 td가 발생함을 알 수 있다. 이는 1 마이크로 세컨드의 주사펄스폭으로는 어드레스 방전의 오류가 발생하게 됨을 의미한다. HD급 PDP일수록 주사라인의 수가 급격하게 증가하게 되는데, 어드레스 구간에서 마지막 주사라인으로 갈수록, 리셋 방전 후 휴지기간이 길어지게 되므로, 어드레스 방전의 오류가 발생할 확률이 커지게 된다.
어드레싱 시에 프라이밍 입자들은, 외부 전기장이 없는 경우, 셀 내부 표면으로 확산, 재결합되고 일정시간 경과후 점차적으로 소멸한다. 따라서 리셋방전에 의해 생성된 프라이밍 입자의 밀도는 시간에 따라 감소한다.
특히 ts는 프라이밍 입자들에 의한 영향을 가장 많이 받는다. 프라이밍 입자들은 공간전하 및 여기된 중성원자의 두가지 종류로 이루어지는데, 이 중 공간전하 밀도는 방전 후 10-20 마이크로 세컨드 이내에 확산 또는 드리프트(drift)에 의해 급격히 감소하여 소멸되어진다. 중성원자의 경우에는, 공간전하보다 긴 수명으로서 약 300-400 마이크로 세컨드 정도의 수명을 가지는 것으로 알려져 있다.
중성원자의 경우에는 충돌에 의한 디익사이테이션(deexcitation)에 의해 전 자를 방출하며, 방출된 전자밀도가 일정 수준 유지됨에 따라 tf, ts가 감소하는 것으로 알려지고 있다.
도 7은 통상의 플라즈마 디스플레이 패널에서의 평균 신호 레벨에 따른 전력 제어 동작의 원리를 보여주는 구동 특성 그래프이다. 도면에서는, 편의상 4단계만으로 전력 제어 동작 원리를 나타내었으나, 실제로는 필요에 따라 수많은 단계들로, LUT(Look up table)화하여 구현될 수 있다.
도면을 참조하면, 평균 신호 레벨이 가장 낮은 0부터 L1까지는, 가장 높은 유지 방전 회수 N4 를 적용한다. 평균 신호 레벨이 L1보다 높고 L2 이하인 범위에서는 유지 방전 회수 N3 를 적용한다. 평균 신호 레벨이 L2보다 높고 L3 이하인 범위에서는 유지 방전 회수 N2 를 적용한다. 그리고 평균 신호 레벨이 L3보다 높으면 가장 낮은 유지 방전 회수 N1 을 적용한다.
도 8은 통상의 평균 신호 레벨(average signal level, ASL)에 따른 전력 제어에 의한 플라즈마 디스플레이 패널의 계조 구현 방법을 개략적으로 도시한 도면이다. 여기서, 평균 신호 레벨은 부하율과 동등한 의미이다.
도면을 참조하면, 전력 제어(APC) 단계를 3단계(Ⅰ, Ⅱ, Ⅲ)로 표시하였다. 이는 설명을 간략화 한 것으로 실제의 경우에는 128, 256 단계 등 단계의 수가 많다. 제1 단계(Ⅰ)의 경우에는 외부에서 입력되는 영상 신호의 평균 신호 레벨이 높은 경우로서, 화상이 전반적으로 밝은 상태임을 의미하는데, 이 경우에는 소비전력이 크므로 전력 소모를 줄이기 위하여 유지 구간을 줄여 전체적인 방전 시간을 줄인다. 반대로 제3단계(Ⅲ)의 경우에는 평균 신호 레벨이 낮은 경우로서, 화상이 전 반적으로 어두운 상태임을 의미한다.
따라서, 제3단계(Ⅲ)의 경우가 제1단계(Ⅰ)의 경우보다, 하나의 서브필드에 할당되는 유지방전 횟수가 많아지고, 하나의 서브필드에 할당되는 기간이 길어진다. 즉 도 8을 참조하면 각 단계의 유지방전기간을 비교하면, PS6a＜PS6b＜PS6 c, PS7a＜PS7b＜PS7c, PS8a＜PS8b＜PS8c 이 된다. 따라서 부하율(평균신호레벨)이 작을수록 하나의 서브필드의 기간이 길어지고, 휴지기간도 상대적으로 길어지게 된다. 결국 부하율이 작을 수록 어드레스 방전 오류의 확률이 높아지게 된다.
도 9는 본 발명의 바람직한 일 실시예에 의한 디스플레이 패널구동방법을 설명하기 위한 도면으로서, 하나의 TV필드가 8개의 서브필드로 나누어진 경우에 부하율에 따른 서브필드의 구조를 나타낸다.
도 9를 참조하면, 제1단계(Ⅰ)가 부하율이 가장 큰 경우이고, 제3단계(Ⅲ)가 부하율이 가장 작은 경우이다.
도 9의 제1단계(Ⅰ)는 도 8의 제1단계와 같다. 그러나, 도 9의 제2단계(Ⅱ)는, 제7서브필드와 제8서브필드가 동일한 가중치 PS7b를 갖는다. 또한, 제3단계(Ⅲ)는 제6, 제7, 제8서브필드가 모두 동일한 가중치 PS6c를 갖는다.
다시 말해, 부하율이 작을수록 서브필드들 중에서 동일한 가중치를 갖는 서브필드의 개수가 증가한다.
도 9에 도시된 본 발명의 개념을 다음의 표 1과 표 2에서 예시적으로 설명한 다.
다음 표 1은, 하나의 TV 필드가 9개의 서브필드로 나누어진 경우에, 본 발명의 바람직한 일 실시예에 의한 부하율에 따른 서브필드의 구성을 설명하기 위한 것이다.
SF1 SF2 SF3 SF4 SF5 SF6 SF7 SF8 SF9
최대부하율 영역 1 2 4 8 16 32 48 64 80
중간부하율 영역 1 2 4 8 16 32 48 72 72
최저부하율 영역 1 2 4 8 16 32 64 64 64
표 1 내부의 숫자들은 각 서브필드의 유지방전 횟수의 가중치를 의미한다. 이 때 최대부하율 영역의 가중치와 최저부하율 영역의 가중치가 동일한 서브필드에서, 최저부하율 영역의 서브필드 기간이 더 길다는 점에 주의하자.
각 영역에서 가중치 "63+최대가중치"를 표현하는 방법을 생각해 보자.
이 경우, 각 부하율 영역에 대하여 SF1~SF6에는 모두 어드레싱 및 유지방전이 수행되어, 가중치 "63"이 표현된다. 최대가중치는, 최대부하율 영역에서는 SF9이고, 중간부하율 영역에서는 SF8이고, 최저부하율 영역에서는 SF7이다.
따라서 이 경우, 최대부하율 영역에서는 SF7, SF8의 휴지기간이 발생하고, 중간부하율 영역에서는 SF7의 휴지기간이 발생하고, 최저부하율 영역에서는 휴지기간이 없다.
종래에는 부하율이 작을수록 하나의 서브필드의 기간이 길어지고, 휴지기간도 상대적으로 길어지게 되고, 결국 부하율이 작을수록 어드레스 방전 오류의 확률이 높아지게 되었다. 그러나 본 발명과 같이, 부하율에 따라 표 1과 같이 서브필드 가중치 구조를 단계별로 차별화하면, 부하율이 작아지더라도 높은 가중치 서브필드에서 휴지기간이 작아지게 되므로, 어드레스 방전의 신뢰성이 향상되게 된다.
다음 표 2는, 하나의 TV 필드가 10개의 서브필드로 나누어진 경우에, 본 발명의 바람직한 일 실시예에 의한 부하율에 따른 서브필드의 구성을 설명하기 위한 것이다.
SF1 SF2 SF3 SF4 SF5 SF6 SF7 SF8 SF9 SF10
최대부하율 영역 1 2 4 8 16 24 32 48 56 64
제1중간 영역 1 2 4 8 16 24 32 48 60 60
제2중간 영역 1 2 4 8 16 24 32 56 56 56
최저부하율 영역 1 2 4 8 16 32 48 48 48 48
표 2 내부의 숫자들은 각 서브필드의 유지방전 횟수의 가중치를 의미한다.
표 2에서, 최저부하율 영역의 SF6의 가중치가 "32"로서, 다른 영역의 SF7의 가중치와 같고, 다른영역의 SF6의 가중치인 "24"는 생략되었다. 이와 같이 동일한 가중치의 서브필드가 존재하는 갯수는 다른 부하율 영역에서의 서브필드의 구성에 서로 독립적으로 결정된다.
표 1과 표 2에서는 각각 9개의 서브필드와 10개의 서브필드 구조의 실시예가 설명되었다. 또한 부하율 영역을 각각 3단계, 4단계로 구분한 실시예가 설명되었다. 그러나, 본 발명의 개념은 이에 한정하는 것을 아니며, 필요에 따라 더 많은 서브필드 구조 및 더 세분화된 부하율 단계들에 의하여 서브필드 데이터 생성 제어가 수행될 수 있다.
전술한 본 발명에 의한 디스플레이 패널구동방법은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 프로그램이나 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광데이터 저장장치 등이 있다. 여기서, 기록매체에 저장되는 프로그램이라 함은 특정한 결과를 얻기 위하여 컴퓨터 등의 정보처리능력을 갖는 장치 내에서 직접 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 말한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭의 여하에 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다. 패널을 구동하는 장치의 경우에도 그 용도가 패널구동이라는 특정된 분야에 한정된 것일 뿐 그 실체에 있어서는 일종의 컴퓨터라고 할 수 있는 것이다.
특히, 본 발명에 의한 패널 구동 방법은, 컴퓨터상에서 스키매틱(schematic) 또는 초고속 집적회로 하드웨어 기술언어(VHDL) 등에 의해 작성되고, 컴퓨터에 연결되어 프로그램 가능한 집적회로 예컨대 FPGA(Field Programmable Gate Array)에 의해 구현될 수 있다. 상기 기록매체는, 이러한 프로그램 가능한 집적회로를 포함한다. 또한 상기 기록매체는, 패널구동을 위한 논리회로가 집적된 ASIC(Application Specific Integrated Circuit)을 포함한다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들 이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같이, 본 발명의 디스플레이 패널구동방법에 의하면, 부하율에 따라 동일한 가중치를 갖는 서브필드의 존재 여부 및 그 갯수를 결정함으로써, 종래 ADS 방식으로 서브필드 조합에 의하여 계조를 표현할 때 발생하는 어드레스 저방전 문제를 개선한다.
ADS 구동방식에 의한 패널구동에서는, 하나의 셀이 켜지는 서브필드들 사이에는 휴지기간이 발생하게 된다. APC에 의해 소비전력 제어가 수행되는 종래의 ADS 구동방식의 패널구동에서는, 이러한 휴지기간에 의하여 어드레스 저방전이 발생할 확률이 높아지게 된다. 특히, 휴지기간에 휘도 가중치가 큰 서브필드가 포함된 경우에는 어드레스 저방전의 확률이 높아진다.
본 발명에 의하면, 휘도 가중치가 큰 서브필드들을 몇개의 동일한 가중치의 서브필드들로 분배함으로써, 어드레스 방전의 신뢰성을 향상시킨다.
본 발명은 이상에서 설명되고 도면들에 표현된 예시들에 한정되는 것은 아니다. 전술한 실시 예들에 의해 가르침 받은 당업자라면, 다음의 특허 청구 범위에 기재된 본 발명의 범위 및 목적 내에서 치환, 소거, 병합 등에 의하여 전술한 실시 예들에 대해 많은 변형이 가능할 것이다.

Claims (6)

  1. 하나의 영상 프레임을 복수개의 서브필드로 분할하여 구동하고, 상기 서브필드는, 어드레스구간 및 유지구간을 포함하고, 상기 어드레스구간에서, 디스플레이될 셀들을 선택하는 어드레스 방전을 수행하고, 상기 유지구간에서, 상기 선택된 디스플레이 셀의 유지방전을 수행하는 디스플레이 패널구동방법에 있어서,
    표시 데이터의 부하율에 따라, 하나의 프레임 내에 동일한 휘도 가중치를 갖는 서브필드들이 포함될 것인지 여부 및 그 갯수를 결정하는 것을 특징으로 하는 디스플레이 패널구동방법.
  2. 제1항에 있어서,
    상기 부하율을 둘 이상의 레벨로 나누고, 적어도 하나의 부하율 레벨에 대하여, 하나의 영상 프레임 내에 동일한 휘도 가중치를 갖는 둘 이상의 서브필드들이 포함되는 것을 특징으로 하는 디스플레이 패널구동방법.
  3. 제2항에 있어서,
    상기 부하율이 가장 큰 단계에서는, 하나의 영상 프레임 내에 동일한 휘도 휘도 가중치를 갖는 서브필드들이 포함되지 않는 것을 특징으로 하는 것을 특징으 로 하는 디스플레이 패널구동방법.
  4. 제2항에 있어서,
    상기 동일한 휘도 가중치를 갖는 서브필드들이, 하나의 영상 프레임 내에서 가장 큰 휘도 가중치를 갖는 서브필드인 것을 특징으로 하는 디스플레이 패널구동방법.
  5. 제1항에 있어서,
    상기 부하율이 작아질수록 상기 동일한 휘도 가중치를 갖는 서브필드들의 갯수가 증가하는 것을 특징으로 하는 디스플레이 패널구동방법.
  6. 제1항 내지 제5 중 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매체.
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