KR100597762B1 - 반도체 패키지 - Google Patents

Abstract

본 발명은 칩탑재판의 저면이 노출되는 반도체 패키지에 있어서, 반도체 패키지를 몰딩다이로부터 탈형시키는 수단인 이젝트 핀과의 접촉면을 제외하고, 나머지 면적에 걸쳐서 칩탑재판을 노출시켜 줌으로써, 여러 크기의 칩 실장을 가능하게 하는 동시에 칩탑재판의 노출 면적 증대로 열방출 효과를 더욱 크게 얻어낼 수 있도록 한 구조의 반도체 패키지에 관한 것이다.

이를 위해, 본 발명은 이젝트 핀과 직접적인 접촉이 이루어지지 않는 한도내에서 칩탑재판을 대각 방향의 모서리부분이 직각으로 절개된 형상으로 채택하거나, 대각 방향의 모서리부분이 위쪽으로 절곡된 형상으로 채택하여, 칩탑재판의 노출 면적 증대로 열방출 효과를 크게 얻을 수 있고, 또한 서로 다른 크기의 칩을 범용적으로 실장할 수 있도록 한 반도체 패키지를 제공한다.

반도체 패키지, 칩탑재판, 노출 면적, 이젝트 핀, 반도체 칩

Description

반도체 패키지{Semiconductor package}

도 1a는 본 발명에 따른 반도체 패키지의 일실시예를 나타내는 저면도이고, 도 1b는 그 내부의 리드프레임의 칩탑재판을 보여주는 사시도,.

도 2는 도 1a의 A-A선 단면도,

도 3은 도 1a의 B-B선 단면도,

도 4a는 본 발명에 따른 반도체 패키지의 다른 실시예를 나타내는 저면도이고, 도 4b는 그 내부의 리드프레임의 칩탑재판을 보여주는 사시도,

도 5는 도 4의 C-C선 단면도,

도 6은 본 발명에 따른 칩탑재판에 다양한 크기의 칩을 실장할 수 있음을 보여주는 저면도,

도 7은 종래의 반도체 패키지를 나타내는 저면도.

<도면의 주요 부분에 대한 부호의 설명>

12a,12b : 칩탑재판 14 : 반도체 칩

16 : 쿠마크 18 : 몰딩수지

20 : 페이스트(paste) 22 : 와이어

24 : 리드

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 칩탑재판의 저면이 노출되는 반도체 패키지에 있어서, 반도체 패키지를 몰딩다이로부터 탈형시키는 수단인 이젝트 핀과의 접촉면을 제외하고, 나머지 면적에 걸쳐서 칩탑재판을 노출시켜 줌으로써, 여러 크기의 칩 실장을 가능하게 하는 동시에 칩탑재판의 노출 면적 증대로 열방출 효과를 더욱 크게 얻어낼 수 있도록 한 구조의 반도체 패키지에 관한 것이다.

일반적으로 리드프레임을 이용한 반도체 패키지는 리드프레임의 칩탑재판에 반도체 칩을 부착하는 공정과, 반도체 칩의 본딩패드와 리드프레임의 각 리드간을 연결하는 와이어 본딩 공정과, 칩과 와이어와 칩탑재판 등을 외부로부터 보호하기 위하여 수지로 몰딩하는 공정과, 외부로 노출된 리드를 절단하고 포밍하는 공정 등을 거쳐 제조된다.

보통, 반도체 패키지가 전기적으로 구동할 때, 그 내부의 칩에서 고열이 발생하게 되는 바, 패키지의 성능을 향상시키기 위해서는 칩에서 발생된 열을 외부로 용이하게 방출시켜야 한다.

이러한 열방출 효과를 얻기 위하여, 첨부한 도 5에 도시한 바와 같이 상기 리드프레임(10)의 칩탑재판(12b) 저면을 외부로 노출시켜서, 반도체 칩(14)에서 발생된 열을 칩탑재판(12b)을 통하여 외부로 용이하게 방출시킬 수 있도록 한 구조의 반도체 패키지가 제조되고 있다.

여기서, 첨부한 도 7에 도시된 종래의 반도체 패키지 구조를 간략히 설명하면 다음과 같다.

도 7에 도시된 반도체 패키지는 몰딩 공정이 종료된 상태를 나타내고 있는 바, 원형의 마크는 소위 쿠마크(Coo Mark)(16)라 하여 몰딩다이의 하형에 포함되어 있는 이젝트 핀의 자국이다.

즉, 몰딩 공정에 사용되는 몰딩다이의 하형에는 상하로 승하강 구동되는 한 쌍의 이젝트 핀(미도시됨)이 대각 방향으로 배열되어 있는 바, 몰딩공정이 완료된 반도체 패키지의 저면을 상기 이젝트 핀이 밀어 올려줌으로써, 반도체 패키지가 몰딩다이로부터 탈형된다. 이때, 상기 이젝트 핀의 가압력에 의하여 반도체 패키지의 저면에 원형의 쿠마크(이젝트 핀의 자국)가 생성되는 것이다.

이러한 탈형 과정후, 상기 반도체 패키지의 저면을 보면 중앙부분에 칩탑재판(12b)이 상기 쿠마크(16)를 사이에 두고 외부로 노출된 상태가 된다.

보다 상세하게는, 상기 반도체 패키지의 저면을 보면 중앙부분에 대략 사각을 이루며 칩탑재판(12b)의 저면이 노출되어 있고, 나머지 면은 몰딩수지(18)로 덮혀진 상태로서, 대각방향의 모서리부에는 원형의 쿠마크(16)가 몰딩수지(18)면에 각인된 것 처럼 형성된 상태가 된다.

이때, 상기 칩탑재판(12b)은 이젝트 핀의 가압력이 작용하지 않는 영역, 즉 이젝트 핀이 닿지 않는 면적에 국한되어 노출되어야 하기 때문에 그 노출면적은 협소할 수 밖에 없고, 이에 상기 반도체 패키지의 저면 중앙 부분에만 칩탑재판(12b) 이 협소한 면적으로 노출되어 있다.

또한, 상기 칩탑재판의 면적이 좁기 때문에 다양한 크기의 칩을 실장할 수 없고, 매우 한정된 작은 크기의 칩만을 실장할 수 밖에 없는 단점이 있다.

본 발명은 상기와 같은 점을 감안하여 연구 개발된 것으로서, 칩탑재판의 크기를 증대시키는 동시에 이젝트 핀과 접촉하는 영역을 제외한 나머지 영역에 걸쳐 칩탑재판의 저면이 외부로 노출되도록 함으로써, 다양한 크기의 칩 실장을 가능하게 하는 동시에 칩탑재판의 노출 면적 증대로 열방출 효과를 더욱 크게 얻어낼 수 있도록 한 구조의 반도체 패키지를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 일구현예는 칩탑재판의 저면이 노출되는 반도체 패키지에 있어서, 상기 반도체 패키지의 칩탑재판을 몰딩공정시 이젝트 핀과 접촉되지 않는 한도내의 크기로 채택하되, 상기 칩탑재판은 대각 방향의 모서리부분이 직각으로 절개된 형상으로 형성되고, 이 절개된 부분에는 이젝트 핀과 접촉되게 수지로 몰딩된 것을 특징으로 하는 반도체 패키지를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는 칩탑재판의 저면이 노출되는 반도체 패키지에 있어서, 상기 반도체 패키지의 칩탑재판을 몰딩공정시 이젝트 핀과 접촉되지 않는 한도내의 크기로 채택하되, 상기 칩탑재판은 대각 방향의 모서리부분이 위쪽으로 절곡된 형상으로 형성되고, 이 절곡된 부분은 이젝트 핀과 접촉되게 몰딩된 수지의 내부에 위치되는 것을 특징으로 하는 반도체 패키지를 제공한다.

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이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명한다.

첨부한 도 1a는 본 발명에 따른 반도체 패키지의 일실시예를 나타내는 저면도이고, 도 1b는 칩탑재판의 구조를 보여주는 사시도이며, 도 2 및 도 3은 각각 도 1a의 A-A선 및 B-B선 단면도이다.

본 발명은 칩탑재판의 저면이 외부로 노출되는 반도체 패키지에 있어서, 칩탑재판의 구조를 변경하여, 칩탑재판의 노출면적을 증대시켜 열방출 효과를 더욱 크게 얻어내는 동시에 다양한 크기의 칩을 실장시킬 수 있도록 한 점에 주안점이 있다.

전술한 바와 같이, 상기 칩탑재판의 저면이 외부로 노출되는 반도체 패키지는 리드프레임의 칩탑재판에 반도체 칩을 부착하는 공정과; 반도체 칩의 본딩패드와 리드프레임의 각 리드간을 연결하는 와이어 본딩 공정과; 칩과 와이어와 칩탑재판 등을 외부로부터 보호하기 위하여 수지로 몰딩하되, 칩탑재판의 저면이 노출되게 몰딩하는 공정과; 외부로 노출된 리드를 절단하고 포밍하는 공정 등을 포함하여 제조된다.

각 도면에서 미설명부호 20,22,24는 각각 접착수단의 일종인 페이스트, 와이어, 리드를 지시한다.

여기서, 본 발명에 따르면 상기 리드프레임의 칩탑재판(12a)의 구조를 보다 넓은 면적의 것으로 개선하여, 반도체 패키지로 제조 완료시 노출면적을 증대시킬 수 있도록 한다.

보다 상세하게는, 상기 반도체 패키지의 칩탑재판(12a)을 몰딩공정시 이젝트 핀과 접촉되지 않는 한도내의 크기로 채택하여, 칩탑재판(12a)의 노출면적을 최대로 증대시키도록 한다.

일실시예로서, 상기 칩탑재판(12a)은 직(정)사각형에서 그 대각 방향의 모서리부분이 직각으로 절개된 형상의 것을 채택하는 것이 바람직하고, 이 절개된 부분은 몰딩공정시 수지(18)로 몰딩된다.

이때, 상기 칩탑재판(12a)의 절개된 부분에 채워진 몰딩수지(18)의 저면은 몰딩다이로부터 탈형되는 과정에서 이젝트 핀(미도시됨)과 접촉되는 부분이 된다.

이와 같이, 반도체 패키지의 저면에서 이젝트 핀이 접촉되는 부분을 제외한 나머지 영역에 걸쳐 칩탑재판(12a)의 저면이 노출되게 함으로써, 칩탑재판(12a)의 노출 면적 증대로 인하여 반도체 칩(14)으로부터 발생되는 열의 방출 효과를 더욱 크게 얻어낼 수 있고, 도 6에 도시한 바와 같이 서로 다른 다양한 크기의 칩(14)을 범용적으로 칩탑재판(12a)에 실장시킬 수 있다.

여기서, 본 발명에 따른 칩탑재판의 다른 실시예를 설명하면 다음과 같다.

첨부한 도 4a는 본 발명에 따른 반도체 패키지의 칩탑재판에 대한 다른 실시예를 나타내는 저면도이고, 도 4b는 칩탑재판을 보여주는 사시도이며, 도 5는 도 4a의 C-C선 단면도이다.

다른 실시예로서, 상기 칩탑재판(12a)은 대각 방향의 모서리부분이 절개되지 않고 위쪽으로 수직 절곡된 형상으로 형성된다.

이때, 상기 칩탑재판(12a)의 수직 절곡된 부분은 몰딩수지(18)로 감싸여지는 부분이고, 나머지 부분은 일실시예와 같이 외부로 노출되는 부분이 된다.

물론, 상기 칩탑재판(12a)의 수직 절곡된 부분을 감싸고 있는 몰딩수지(18)의 저면은 이젝트 핀과 접촉되는 부분이 된다.

이에, 일실시예와 같이 상기 칩탑재판의 노출 면적 증대로 열방출 효과를 크게 얻어낼 수 있다.

이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지에 의하면 이젝트 핀과 접촉하는 영역을 제외한 나머지 영역에 걸쳐 칩탑재판의 저면이 외부로 노출되도록 함으로써, 첫째 칩탑재판의 노출 면적 증대로 칩으로부터 발생되는 열의 방출 효과를 크게 얻을 수 있고, 둘째 다양한 크기의 칩을 범용적으로 실장시킬 수 있는 장점이 있다.

Claims (3)

1. 삭제
2. 칩탑재판의 저면이 노출되는 반도체 패키지에 있어서,

   상기 반도체 패키지의 칩탑재판을 몰딩공정시 이젝트 핀과 접촉되지 않는 한도내의 크기로 채택하되, 상기 칩탑재판은 대각 방향의 모서리부분이 직각으로 절개된 형상으로 형성되고, 이 절개된 부분에는 이젝트 핀과 접촉되게 수지로 몰딩된 것을 특징으로 하는 반도체 패키지.
3. 칩탑재판의 저면이 노출되는 반도체 패키지에 있어서,

   상기 반도체 패키지의 칩탑재판을 몰딩공정시 이젝트 핀과 접촉되지 않는 한도내의 크기로 채택하되, 상기 칩탑재판은 대각 방향의 모서리부분이 위쪽으로 절곡된 형상으로 형성되고, 이 절곡된 부분은 이젝트 핀과 접촉되게 몰딩된 수지의 내부에 위치되는 것을 특징으로 하는 반도체 패키지.

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