KR100596493B1 - Method for forming a contact hole in a semiconductor device - Google Patents

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Abstract

전기적 불량률을 최소화할 수 있는 반도체 장치의 콘택홀 형성 방법이 개시되어 있다. 반도체 웨이퍼 상에 도전층, 제1 절연층 및 질화물층을 순차적으로 형성한다. 상기 질화물층 상에 마스크 패턴을 형성하고, 이를 이용하여 상기 질화물층, 상기 제1 절연층 및 상기 도전층을 이방성 식각하여 질화물층 패턴, 제1 절연층 패턴 및 도전층 패턴을 포함하는 게이트 전극을 형성한다. 상기 반도체 웨이퍼 전면에 제2 절연층을 형성하고, 이를 식각하여 상기 게이트 전극의 측면에 스페이서를 형성한다. 상기 반도체 웨이퍼 전면에 층간절연막을 형성한 후, 이를 식각하여 콘택홀을 형성한다. 콘택홀 형성을 위한 식각공정시 노출되는 게이트 전극의 상부층을 층간절연막보다 식각률이 낮은 질화물로 형성함으로써, 게이트 전극의 일부가 식각되어 게이트 전극의 도전층으로부터 누설전류가 발생하는 것을 방지할 수 있으므로 반도체 장치의 전기적 불량률을 최소화할 수 있다. A method for forming a contact hole in a semiconductor device capable of minimizing an electrical failure rate is disclosed. A conductive layer, a first insulating layer and a nitride layer are sequentially formed on the semiconductor wafer. Forming a mask pattern on the nitride layer, and using the same, anisotropically etching the nitride layer, the first insulating layer, and the conductive layer to form a gate electrode including a nitride layer pattern, a first insulating layer pattern, and a conductive layer pattern. Form. A second insulating layer is formed on the entire surface of the semiconductor wafer, and is then etched to form a spacer on the side of the gate electrode. After forming an interlayer insulating film on the entire surface of the semiconductor wafer, it is etched to form a contact hole. Since the upper layer of the gate electrode exposed during the etching process for forming the contact hole is formed of nitride having an etching rate lower than that of the interlayer insulating layer, a portion of the gate electrode is etched to prevent leakage current from being generated from the conductive layer of the gate electrode. The electrical failure rate of the device can be minimized.

Description

반도체 장치의 콘택홀 형성 방법 {METHOD FOR FORMING A CONTACT HOLE IN A SEMICONDUCTOR DEVICE}Method for forming contact hole in semiconductor device {METHOD FOR FORMING A CONTACT HOLE IN A SEMICONDUCTOR DEVICE}

도 1a 및 도 1d는 종래의 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.1A and 1D are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.

도 2는 도 1d의 A부분을 확대한 도면이다.FIG. 2 is an enlarged view of a portion A of FIG. 1D.

도 3은 본 발명의 바람직한 실시예에 따른 방법에 의해 제조된 반도체 장치의 단면도이다.3 is a cross-sectional view of a semiconductor device manufactured by a method according to a preferred embodiment of the present invention.

도 4a 내지 도 4e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 콘택홀 형성 방법을 설명하기 위한 단면도들이다.4A through 4E are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of the drawings>

50 : 반도체 웨이퍼 52 : 필드산화막50 semiconductor wafer 52 field oxide film

54 : 산화막 56 : 제1 도전층54 Oxide Film 56 First Conductive Layer

58 : 제2 도전층 59 : 도전층58: second conductive layer 59: conductive layer

60 : 제1 절연층 62 : 질화물층60: first insulating layer 62: nitride layer

64 : 게이트산화막 66 : 제1 도전층 패턴64 gate oxide film 66 first conductive layer pattern

68 : 제2 도전층 패턴 69 : 도전층 패턴68: second conductive layer pattern 69: conductive layer pattern

70 : 제1 절연층 패턴 72 : 질화물층 패턴70: first insulating layer pattern 72: nitride layer pattern

74 : 게이트 전극 76 : 스페이서74 gate electrode 76 spacer

78 : 확산영역 79 : 콘택홀78: diffusion region 79: contact hole

80 : 층간절연막80: interlayer insulating film

본 발명은 반도체 장치의 콘택홀 형성 방법에 관한 것으로써, 보다 상세하게는 반도체 웨이퍼 상에 형성된 게이트 전극의 도전층으로부터 상기 게이트 전극에 인접한 콘택으로의 누설전류가 발생하는 것을 방지할 수 있는 반도체 장치의 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device, and more particularly, to a semiconductor device capable of preventing generation of a leakage current from a conductive layer of a gate electrode formed on a semiconductor wafer to a contact adjacent to the gate electrode. It relates to a method for forming a contact hole.

VLSI 초기에 저전압 구동 디바이스로 채택되어온 폴리실리콘 게이트 구조는 전기적 특성, 신뢰성 및 집적도 등의 측면에서 우수하여 산업용을 중심으로 하는 마이크로 컴퓨터용 LSI나, 고밀도 메모리용 디바이스로서 크게 성장하여 현재 여러분야에서 사용되고 있다. 또한, 폴리실리콘은 고융점 물질이기 때문에. 게이트 전극 형성시 소오스와 드레인 부분의 확산층을 함께 형성하는 자기정렬(self-align)방식이 가능할 뿐만 아니라, 폴리실리콘을 게이트 전극으로 패터닝한 후, 상기 폴리실리콘을 열적 산화시키는 것이 가능하다. 따라서, 게이트 전극의 모서리 부분에서 반응성 이온 식각에 의해 발생한 손상을 보상함과 동시에, 게이트 전극에 전압을 인가할 때, 상기 모서리 부분에서의 높은 프린지 전계를 완화시켜 디바이스의 신뢰성을 증가시킬 수 있다.The polysilicon gate structure, which was adopted as a low voltage driving device at the beginning of VLSI, is excellent in terms of electrical characteristics, reliability, and integration, and has grown rapidly as an industrial-oriented microcomputer LSI or a high-density memory device. have. In addition, because polysilicon is a high melting point material. Not only a self-aligning method of forming a diffusion layer of a source and a drain portion when forming a gate electrode is possible, but also polysilicon is patterned into a gate electrode, and then the polysilicon is thermally oxidized. Therefore, while compensating for damage caused by reactive ion etching in the corner portion of the gate electrode, when a voltage is applied to the gate electrode, the high fringe electric field at the corner portion can be alleviated to increase the reliability of the device.

그러나, 상기 폴리실리콘 게이트 구조는, 디자인 규격이 1㎛ 이하인 미세소자에서는 고집적화의 의한 디바이스 동작 속도의 증가 효과가 없어지고, 미세화에 의한 배선저항의 증대와 배선 피치의 축소에 의한 커패시턴스의 증대에 따른 신호 전달 지연의 증가가 큰 문제가 됨과 동시에 상기 폴리실리콘 게이트 구조는 다른 도전물질에 비해 상대적으로 큰 저항을 가지고 있기 때문에, 디비아스의 주파수 특성을 저하시킨다.However, the polysilicon gate structure has no effect of increasing the device operation speed due to high integration in a microelement having a design specification of 1 μm or less, and is caused by an increase in capacitance due to an increase in wiring resistance and a decrease in wiring pitch. Increasing the signal propagation delay becomes a big problem and at the same time, since the polysilicon gate structure has a relatively large resistance compared to other conductive materials, it decreases the frequency characteristics of the divias.

따라서, 최근에는 게이트 전극의 재료로서, 폴리실리콘과 유사한 특성을 가지면서 폴리실리콘보다 저항이 1자리 이상 낮은 고융점 실리사이드가 사용되고 있고, 대표적인 것으로 텅스텐 실리사이드가 사용되고 있다.Therefore, in recent years, high melting point silicides having properties similar to those of polysilicon and having a resistance of at least one digit than polysilicon have been used, and tungsten silicide has been used as a representative material.

한편, 최근 개발되고 있는 고집적 반도체 소자의 디자인 룰(Design rule)은 약 0.15㎛ 정도의 수준으로 작아지고 있다. 이에 따라, 실리콘에 대한 전기적인 접촉부인 콘택홀의 칫수도 점차 축소되고 있으며, 이러한 디자인 룰에 의하여 스토리지 노드와 트랜지스터의 소스/드레인 영역과의 전기적인 접속을 위한 BC공정 마아진(margin)이 크게 제한되고 있다. On the other hand, the design rule of the highly integrated semiconductor device, which is recently developed, has been reduced to a level of about 0.15 μm. Accordingly, the dimension of the contact hole, which is an electrical contact to silicon, is also gradually being reduced. This design rule greatly limits the margin of BC process for electrical connection between the storage node and the source / drain regions of the transistor. have.

현재에는 BC공정 마아진을 확보하기 위하여 자기-정렬(self-align) 방식이 사용되고, 이와 함께 게이트 전극과 스토리지 노드가 연결되는 것을 방지하기 위하여 게이트 전극의 측벽에 스페이서를 사용하고 있으나, 점차 고집적 반도체 소자의 디자인 룰이 작아짐에 따라, 여전히 BC공정 마아진을 확보하는 것이 큰 문제점으로 되고 있으며, 또한, 게이트 전극의 도전층의 측벽에 형성된 스페이서의 두께(이하 쇼울더 마진(shoulder margin)이라 함)를 확보하는 것이 중요하다.Currently, self-aligning is used to secure BC process margin, and spacers are used on the sidewalls of the gate electrode to prevent the gate electrode and the storage node from being connected to each other. As the design rule of N is reduced, securing a BC process margin is still a big problem, and also securing the thickness of the spacer (hereinafter referred to as shoulder margin) formed on the sidewall of the conductive layer of the gate electrode. It is important.

도 1a 및 도 1b는 종래의 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.1A and 1B are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.

도 1a를 참조하면, 필드산화막(2)에 의해 활성영역과 필드영역으로 구분된 반도체 웨이퍼(1) 중 활성영역 상에 열산화법을 이용하여 제1 산화막(4)을 형성한다. 이어서, 상기 제1 산화막(4)이 형성된 상기 반도체 웨이퍼(1)상에 전도성 물질을 증착하여 제1 도전층(6)을 형성한다. 이러한 전도성 물질로서는 예를 들면 불순물이 도핑되어 전도성을 갖는 폴리실리콘을 들 수 있다.Referring to FIG. 1A, the first oxide film 4 is formed on the active region of the semiconductor wafer 1 divided into the active region and the field region by the field oxide film 2 by thermal oxidation. Subsequently, a conductive material is deposited on the semiconductor wafer 1 on which the first oxide film 4 is formed to form a first conductive layer 6. Examples of such conductive materials include polysilicon that is doped with impurities and has conductivity.

이어서, 상기 제1 도전층(6)의 상부에 제2 도전층(8)을 형성한다. 상기 제2 도전층(8)은 금속-실리사이드 예를 들면, 텅스텐-실리사이드(WSix), 탄탈륨-실리사이드(TaSi2), 몰리브덴-실리사이드(MoSi2) 등과 같은 금속-실리사이드를 소정의 두께로 증착시켜 형성된다. Subsequently, a second conductive layer 8 is formed on the first conductive layer 6. The second conductive layer 8 deposits a metal-silicide such as tungsten-silicide (WSi x ), tantalum-silicide (TaSi 2 ), molybdenum-silicide (MoSi 2 ), or the like to a predetermined thickness. Is formed.

계속하여 상기 제2 도전층(8)의 상부에 제1 절연층(10)을 형성한다. 상기 제1 절연층(10)은 질화물 예를 들면, 질화규소(SiN)를 플라즈마 증대 화학기상증착(PECVD)방법을 이용하여 소정의 두께를 갖도록 증착시켜 형성한다. 상기 제1 절연층(10)은 이후 수행되는 식각 공정 및 이온 주입 공정시 상기 제2 도전층(8)을 보호하는 역할을 한다.Subsequently, a first insulating layer 10 is formed on the second conductive layer 8. The first insulating layer 10 is formed by depositing nitride, for example, silicon nitride (SiN) to have a predetermined thickness by using a plasma enhanced chemical vapor deposition (PECVD) method. The first insulating layer 10 serves to protect the second conductive layer 8 during an etching process and an ion implantation process to be performed later.

이어서, 상기 제1 절연층(10)의 상부에 제2 산화막(12)을 형성한다. 상기 제2 산화막(12)은 고온 산화물(Hot Temperature Oxide;HTO) 예를 들면 산화규소(SiO2)를 저압화학기상증착(LPCVD) 방법을 이용하여 소정의 두께를 갖도록 증착시켜 형성한다. 상기 제2 산화막(12)은 이후 스페이서를 형성하기 위한 식각 공정시 에칭 스토퍼(etching stopper)로서 작용한다.Subsequently, a second oxide film 12 is formed on the first insulating layer 10. The second oxide layer 12 is formed by depositing a high temperature oxide (HTO), for example, silicon oxide (SiO 2 ), to have a predetermined thickness by using a low pressure chemical vapor deposition (LPCVD) method. The second oxide layer 12 then serves as an etching stopper during an etching process for forming the spacer.

도 1b를 참조하면, 상기 제2 산화막(12)의 상부에 제1 포토레지스트(도시 안됨)를 도포하여 제1 포토레지스트막을 형성한 후, 통상의 사진공정에 의해 게이트 전극을 형성하기 위한 제1 포토레지스트 패턴(도시 안됨)을 형성한다.Referring to FIG. 1B, a first photoresist film is formed by applying a first photoresist (not shown) on the second oxide film 12, and then a first electrode for forming a gate electrode by a conventional photolithography process. A photoresist pattern (not shown) is formed.

이어서, 상기 제1 포토레지스트 패턴을 식각마스크로 이용하여 상기 제2 산화막(12), 상기 제1 절연층(10), 상기 제2 도전층(8), 상기 제1 도전층(6) 및 상기 산화막(4)을 이방성식각하여 게이트산화막(14), 제1 도전층 패턴(16), 제2 도전층 패턴(18), 제1 절연층 패턴(20) 및 제2 산화막 패턴(22)을 포함하는 게이트 전극(24)을 형성한다.Subsequently, the second oxide layer 12, the first insulating layer 10, the second conductive layer 8, the first conductive layer 6, and the first photoresist pattern are used as an etching mask. The oxide film 4 is anisotropically etched to include the gate oxide film 14, the first conductive layer pattern 16, the second conductive layer pattern 18, the first insulating layer pattern 20, and the second oxide layer pattern 22. A gate electrode 24 is formed.

도 1c를 참조하면, 상기 게이트 전극(24)이 형성된 상기 반도체 웨이퍼(1) 상에 질화규소를 증착시켜 제2 절연막(도시 안됨)을 형성한 후, 상기 제2 절연막을 상기 반도체 웨이퍼(1)의 활성영역이 노출될 때까지 에치백(etch back)공정을 실시하여, 상기 게이트 전극(24)의 측면에 스페이서(26)를 형성한다. 이 때, 고온 산화물로 이루어진 상기 제2 산화막 패턴(22)은 상기 제2 절연막의 에치백 공정시 스토퍼막(stopper film)의 역할을 한다. Referring to FIG. 1C, after the silicon nitride is deposited on the semiconductor wafer 1 on which the gate electrode 24 is formed to form a second insulating film (not shown), the second insulating film may be formed on the semiconductor wafer 1. An etch back process is performed until the active region is exposed to form a spacer 26 on the side of the gate electrode 24. In this case, the second oxide layer pattern 22 formed of a high temperature oxide serves as a stopper film during the etch back process of the second insulating layer.

이어서, 이온주입 공정에 의해 상기 노출된 반도체 웨이퍼(1)의 활성영역에 불순물을 주입하여 트랜지스터의 소오스/드레인 영역인 확산영역(28)을 형성한다. 이온주입 공정시, 상기 게이트 전극(24) 및 그 측면에 형성된 상기 스페이서(26)는 마스크(mask)의 역할을 한다. Subsequently, impurities are implanted into the exposed active region of the semiconductor wafer 1 by an ion implantation process to form a diffusion region 28 which is a source / drain region of the transistor. In the ion implantation process, the gate electrode 24 and the spacer 26 formed on the side surface serve as a mask.

도 1d를 참조하면, 상기 게이트 전극(24) 및 상기 스페이서(26)가 형성된 상기 반도체 웨이퍼(1) 상에 층간절연막(30)을 형성한다. 상기 층간절연막(30)은 산화규소 또는 BPSG(Boro-PhosphoSilicate glass) 또는 PSG(PhosphoSilicate glass)를 저압화학기상증착방법 또는 플라즈마증대화학기상증착(PECVD)방법을 이용하여 증착함으로써 형성된다. 계속하여, 상기 층간절연막(30)의 상부에 포토레지스트(도시 안됨)를 도포한 후, 통상의 사진공정에 의하여 이 후 콘택홀이 형성될 부분을 노출시키기 위한 포토레지스트 패턴(도시 안됨)을 형성한다. Referring to FIG. 1D, an interlayer insulating film 30 is formed on the semiconductor wafer 1 on which the gate electrode 24 and the spacer 26 are formed. The interlayer insulating film 30 is formed by depositing silicon oxide or BOSG (Boro-PhosphoSilicate glass) or PSG (PhosphoSilicate glass) using a low pressure chemical vapor deposition method or a plasma enhanced chemical vapor deposition (PECVD) method. Subsequently, after applying a photoresist (not shown) on the interlayer insulating film 30, a photoresist pattern (not shown) is formed to expose a portion where a contact hole is to be formed afterwards by a normal photolithography process. do.

이어서, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 층간절연막(30)을 식각하여 상기 반도체 웨이퍼(1)상의 소오스/드레인 영역을 노출시켜 콘택홀(32)을 형성한다. 상기 제2 절연층을 식각하는 공정은 통상의 ICP, TCP, SWP, DRM 등의 식각 장비에서 C3F8, C4F8, CO 등의 혼합가스를 이용하여 상기 층간절연막(30)을 식각한다. Subsequently, the interlayer insulating layer 30 is etched using the photoresist pattern as an etch mask to expose the source / drain regions on the semiconductor wafer 1 to form a contact hole 32. In the etching of the second insulating layer, the interlayer insulating layer 30 is etched using a mixed gas such as C 3 F 8 , C 4 F 8 , and CO in etching equipment such as ICP, TCP, SWP, or DRM. do.

이어서, 상기 콘택홀(32)을 포함하는 층간절연막(30)이 형성된 웨이퍼(1)의 전면에 도전성 물질을 증착시켜 콘택 또는 스토리지 전극(도시안됨)을 형성한다. Subsequently, a conductive material is deposited on the entire surface of the wafer 1 on which the interlayer insulating layer 30 including the contact hole 32 is formed to form a contact or storage electrode (not shown).

그러나, 상술한 종래의 반도체 장치의 제조방법에 따르면, 게이트 전극 및 스페이서의 상부에 형성된 층간절연막을 식각하여 콘택홀을 형성하는 공정에 있어서, 상기 식각 공정시 산화규소 또는 BPSG(Boro-PhosphoSilicate glass) 또는 PSG(PhosphoSilicate glass) 등으로 이루어진 층간절연막과 산화규소 등의 고온 산화물로 이루어진 제2 산화막 패턴은 사용되는 혼합가스에 대한 식각률이 유사함에 따라, 상기 게이트 전극 중 층간절연막의 식각공정시 노출되는 제2 산화막 패턴의 일부가 식각되는 문제점이 있다. 이를 도면을 참조하여 설명하면 다음과 같다.However, according to the manufacturing method of the conventional semiconductor device described above, in the process of forming a contact hole by etching the interlayer insulating film formed on the gate electrode and the spacer, silicon oxide or BPSG (Boro-PhosphoSilicate glass) during the etching process Alternatively, an interlayer insulating layer made of PSG (PhosphoSilicate glass) or the like and a second oxide layer pattern made of a high temperature oxide such as silicon oxide may have a similar etching rate with respect to the mixed gas used, and thus may be exposed during the etching process of the interlayer insulating layer among the gate electrodes. There is a problem that a part of the two oxide film pattern is etched. This will be described with reference to the drawings.

도 2는 도 1d의 'A'부분을 확대한 단면도이다.FIG. 2 is an enlarged cross-sectional view of portion 'A' of FIG. 1D.

도 2를 참조하면, 게이트 산화막(14), 제1 도전층 패턴(16), 제2 도전층 패턴(18), 제1 절연층 패턴(20) 및 제2 산화층 패턴(22)으로 이루어진 게이트 전극(24) 및 스페이서(26)의 상부에 산화규소, 또는 BPSG(Boro-PhosphoSilicate glass) 또는 PSG(PhosphoSilicate glass) 등으로 이루어진 층간절연막(30)을 형성한 후, 이를 질화물로 이루어진 스페이서보다 상기 층간절연막(30)에 대한 식각률이 높은 혼합가스를 이용하여 건식식각 공정을 수행함으로써 콘택홀(32)을 형성한다. 이 때, 상기 혼합가스는 질화규소와 같은 질화물로 이루어진 스페이서(26)에 비하여 산화규소 또는 BPSG 등으로 이루어진 층간절연막(30)에 대한 식각률이 높기 때문에 상기 스페이서(26)에 대하여 상기 층간절연막(30)을 선택적으로 식각할 수 있으나, 상기 층간절연막(30)의 식각시 상기 게이트 전극(24)의 상부에 형성된 고온 산화물로 이루어진 제2 산화층 패턴(22)이 노출된다. 이 때, 상기 제2 산화층 패턴(22)과 상기 층간절연막(30)의 식각률은 유사하므로 상기 제2 산화층 패턴(22)의 일부도 같이 식각된다. Referring to FIG. 2, a gate electrode made of a gate oxide film 14, a first conductive layer pattern 16, a second conductive layer pattern 18, a first insulating layer pattern 20, and a second oxide layer pattern 22. The interlayer insulating film 30 made of silicon oxide, BPSG (Boro-PhosphoSilicate glass), PSG (PhosphoSilicate glass), or the like is formed on the upper portion of the spacer 24 and the spacer 26. The contact hole 32 is formed by performing a dry etching process using the mixed gas having a high etching rate with respect to 30. At this time, since the etch rate of the mixed gas is higher than that of the interlayer insulating film 30 made of silicon oxide or BPSG, etc., compared to the spacer 26 made of nitride such as silicon nitride, the interlayer insulating film 30 with respect to the spacer 26. May be selectively etched, but when the interlayer insulating layer 30 is etched, the second oxide layer pattern 22 made of a high temperature oxide formed on the gate electrode 24 is exposed. In this case, since the etching rate of the second oxide layer pattern 22 and the interlayer insulating layer 30 is similar, a part of the second oxide layer pattern 22 is also etched.

이와 같이 상기 게이트 전극(24)의 일부가 식각되면, 상기 제1 및 제2 도전층 패턴(16, 18)의 상부에 형성된 상기 제1 절연층(20)만으로는 절연특성의 역할을 충분히 수행하지 못하게 되어, 이 후, 반도체 장치의 구동시 상기 게이트 전극(24)의 상기 제1 및 제2 도전층 패턴(16, 18)으로부터 상기 제2 산화층 패턴(22)의 식 각된 부위를 통하여, 상기 콘택홀(32)에 형성될 콘택 또는 스토리지 전극으로의 누설전류가 발생한다. 이와 같이 누설전류가 발생하게 되면, 해당 트랜지스터가 오동작하게되는 문제점이 있다. When a portion of the gate electrode 24 is etched as described above, only the first insulating layer 20 formed on the first and second conductive layer patterns 16 and 18 does not sufficiently perform the role of an insulating property. Thereafter, when the semiconductor device is driven, the contact hole is formed through the etched portions of the second oxide layer pattern 22 from the first and second conductive layer patterns 16 and 18 of the gate electrode 24. A leakage current to the contact or storage electrode to be formed at 32 is generated. If a leakage current is generated in this way, there is a problem that the transistor malfunctions.

따라서, 본 발명의 목적은 게이트 전극 부위에서의 트랜지스터의 전기적 불량에 따른 오동작을 방지할 수 있는 반도체 장치의 콘택홀 형성 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method for forming a contact hole in a semiconductor device capable of preventing a malfunction due to an electrical failure of a transistor at a gate electrode portion.

상술한 본 발명의 목적을 달성하기 위하여 본 발명은 반도체 웨이퍼 상에 도전층을 형성하는 단계, 상기 도전층 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 후속되는 식각공정으로부터 상기 제1 절연층 및 상기 도전층을 보호하는 질화물층을 형성하는 단계, 상기 질화물층 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각마스크로 하여, 상기 질화물층, 상기 제1 절연층 및 상기 도전층을 이방성 식각하여 질화물층 패턴, 제1 절연층 패턴 및 도전층 패턴을 포함하는 게이트 전극을 형성하는 단계, 상기 게이트 전극이 형성된 상기 반도체 웨이퍼 상에 제2 절연층을 형성하고, 상기 제2 절연층을 식각하여 상기 게이트 전극의 측면에 스페이서를 형성하는 단계, 상기 게이트 전극 및 상기 스페이서가 형성된 상기 반도체 웨이퍼 상에 층간절연막을 형성하는 단계, 그리고 상기 층간절연막과 상기 질화물층 패턴에 대한 식각률이 5∼15:1인 혼합가스를 사용하여 상기 층간절연막을 이방성 식각하여 콘택홀을 형성하는 단계로 구성되는 반도체 장치의 콘택홀 형성 방법을 제공한다. In order to achieve the above object of the present invention, the present invention provides a method for forming a conductive layer on a semiconductor wafer, forming a first insulating layer on the conductive layer, and subsequent etching process on the first insulating layer. Forming a nitride layer protecting the first insulating layer and the conductive layer, forming a mask pattern on the nitride layer, and using the mask pattern as an etch mask to form the nitride layer, the first insulating layer, Anisotropically etching the conductive layer to form a gate electrode including a nitride layer pattern, a first insulating layer pattern, and a conductive layer pattern, forming a second insulating layer on the semiconductor wafer on which the gate electrode is formed, and forming the gate electrode. Etching the insulating layer to form a spacer on a side surface of the gate electrode, and layering the gate electrode and the spacer on the semiconductor wafer Forming an insulating layer and anisotropically etching the interlayer insulating layer using a mixed gas having an etch rate of 5 to 15: 1 for the interlayer insulating layer and the nitride layer pattern to form a contact hole. Provided is a method of forming a hole.

상기 질화물층은 질화규소로 이루어지며, 상기 층간절연막은 보로포스포실리카 글라스(borophosphosilica glass; BPSG)로 이루어진다.The nitride layer is made of silicon nitride, and the interlayer insulating layer is made of borophosphosilica glass (BPSG).

상기 층간절연막과 상기 질화물층 패턴을 식각하여 콘택홀을 형성하는 단계는 C4F8, 일산화탄소, 아르곤 및 산소의 유량비가 16:200:350:2인 혼합가스를 이용하여 1500W의 전력과, 15mTorr의 압력에서 약 100∼120초동안 수행된다.Forming a contact hole by etching the interlayer insulating layer and the nitride layer pattern is 1500W power and 15mTorr using a mixed gas having a flow rate ratio of C 4 F 8 , carbon monoxide, argon and oxygen is 16: 200: 350: 2 At about 100 to 120 seconds.

본 발명에 따르면, 반도체 웨이퍼 상에 형성되는 게이트 전극의 구조를 도전층 패턴, 제1 절연층 패턴 및 질화물층 패턴의 순으로 형성하여, 후속되는 식각공정시노출되는 게이트 전극의 상부층을 식각률이 낮은 질화물로 형성함으로써, 후속되는 공정동안 게이트 전극의 일부가 손상되는 것을 방지할 수 있으므로, 반도체 장치의 구동시 상기 게이트 전극의 상기 도전층 패턴으로부터 상기 게이트 전극에 인접한 콘택으로 누설전류가 발생하는 것을 방지할 수 있다. According to the present invention, the structure of the gate electrode formed on the semiconductor wafer is formed in the order of the conductive layer pattern, the first insulating layer pattern and the nitride layer pattern, so that the upper layer of the gate electrode exposed during the subsequent etching process has a low etching rate. By forming the nitride, it is possible to prevent a part of the gate electrode from being damaged during the subsequent process, thereby preventing the leakage current from being generated from the conductive layer pattern of the gate electrode to the contact adjacent to the gate electrode during driving of the semiconductor device. can do.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치를 상세하게 설명한다.Hereinafter, a semiconductor device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 방법에 따라 형성된 콘택홀 갖는 반도체 장치의 단면도이다.3 is a cross-sectional view of a semiconductor device having contact holes formed in accordance with the method of the present invention.

도 3을 참조하면, 도시한 반도체 장치는 반도체 웨이퍼(50), 게이트 전극(74) 및 스페이서(76)을 포함한다.Referring to FIG. 3, the illustrated semiconductor device includes a semiconductor wafer 50, a gate electrode 74, and a spacer 76.

상기 반도체 웨이퍼(50)는 필드산화막(52)에 의해 활성영역과 필드영역으로 구분되고, 상기 활성영역 내에 소정의 확산영역(78)을 갖는다.The semiconductor wafer 50 is divided into an active region and a field region by the field oxide film 52, and has a predetermined diffusion region 78 in the active region.

상기 게이트 전극(74)은 상기 반도체 웨이퍼(50) 상에 형성된 도전층 패턴(69), 상기 도전층 패턴(69) 상에 형성된 제1 절연층 패턴(70) 및 상기 제1 절연층 패턴의 상부에 형성된 질화물층 패턴(72)을 포함한다.The gate electrode 74 has a conductive layer pattern 69 formed on the semiconductor wafer 50, a first insulating layer pattern 70 formed on the conductive layer pattern 69, and an upper portion of the first insulating layer pattern. It includes a nitride layer pattern 72 formed in.

상기 도전층 패턴(69)은 반도체 웨이퍼(50) 상에 형성되며, 제1 도전층 패턴(66) 및 제2 도전층 패턴(68)을 포함한다.The conductive layer pattern 69 is formed on the semiconductor wafer 50 and includes a first conductive layer pattern 66 and a second conductive layer pattern 68.

상기 제1 도전층 패턴(66)은 도전성 물질 예를 들면 폴리실리콘으로 이루어지며, 상기 제2 도전층 패턴(68)은 상기 제1 도전층 패턴(66)의 상부에 형성되며, 금속 실리사이드 바람직하게는 텅스텐 실리사이드로 이루어진다.The first conductive layer pattern 66 is made of a conductive material, for example polysilicon, and the second conductive layer pattern 68 is formed on the first conductive layer pattern 66, and preferably a metal silicide. Consists of tungsten silicide.

상기 도전층 패턴의 상부에는 제1 절연층 패턴(70)이 형성된다.The first insulating layer pattern 70 is formed on the conductive layer pattern.

상기 제1 절연층 패턴(70)은 고온 산화물(Hot Temperature Oxide;HTO) 예를 들면 산화규소(SiO2)나, 질화물 예를 들면 질화규소(SiN)로 이루어진다. 바람직하게는 상기 제1 절연층 패턴(70)은 고온 산화물로 이루어진다.The first insulating layer pattern 70 is formed of a hot temperature oxide (HTO), for example, silicon oxide (SiO 2 ), or a nitride, for example, silicon nitride (SiN). Preferably, the first insulating layer pattern 70 is made of high temperature oxide.

상기 제1 절연층 패턴(70)의 상부에는 질화물층 패턴(72)이 형성된다.A nitride layer pattern 72 is formed on the first insulating layer pattern 70.

상기 질화물층 패턴(72)은 질화물 예를 들면, 질화규소(SiN)로 이루어진다. 상기 질화물층 패턴(72)은 이후 수행되는 식각 공정 및 이온 주입 공정시 상기 제2 도전층(72)을 보호하는 역할을 한다.The nitride layer pattern 72 is made of nitride, for example, silicon nitride (SiN). The nitride layer pattern 72 serves to protect the second conductive layer 72 during an etching process and an ion implantation process to be performed later.

상기 스페이서(76)는 게이트 전극(74)의 측면에 형성되며, 상기 반도체 웨이퍼(50) 내에 상기 확산영역을 형성하기 위한 이온주입 공정시, 마스크(mask)의 역 할을 한다.The spacer 76 is formed on the side of the gate electrode 74, and serves as a mask in an ion implantation process for forming the diffusion region in the semiconductor wafer 50.

상기 게이트전극(64)의 상부에는 콘택홀(79)을 포함하는 층간절연막(80)이 형성된다.An interlayer insulating film 80 including a contact hole 79 is formed on the gate electrode 64.

상기 콘택홀(79)은 상기 층간절연막(80)으로부터 상기 반도체 웨이퍼(50)까지 형성되며, 상기 콘택홀(79)에 의하여 상기 반도체 웨이퍼(50)의 소오스/드레인 영역의 일부가 노출된다.The contact hole 79 is formed from the interlayer insulating layer 80 to the semiconductor wafer 50, and a portion of the source / drain region of the semiconductor wafer 50 is exposed by the contact hole 79.

상기 게이트 전극(74)의 적층 구조에 있어서, 상기 게이트 전극(74)의 상부층을 질화물층 패턴(72)으로 형성하게 되면, 이 후 수행되는 상기 게이트 전극(74)의 상부에 BPSG와 같은 물질로 이루어진 절연막을 형성한 후, 이를 식각하여 컨탤홀을 형성하는 식각 공정시, 상기 게이트 전극(74) 중 노출되는 부분이 상기 절연막보다 낮은 식각률을 갖는 질화물로 이루어진 질화물층 패턴(72)이 되도록 함으로써, 그 하부에 형성되는 제1 절연층 패턴(70) 및 도전층 패턴(69)이 손상되는 것을 방지할 수 있다.In the stacked structure of the gate electrode 74, when the upper layer of the gate electrode 74 is formed of the nitride layer pattern 72, a material such as BPSG is formed on the gate electrode 74, which is subsequently performed. After the insulating film is formed, the etching layer is used to form a concealed hole, so that the exposed portion of the gate electrode 74 is a nitride layer pattern 72 made of nitride having an etching rate lower than that of the insulating film. It is possible to prevent the first insulating layer pattern 70 and the conductive layer pattern 69 formed below it from being damaged.

이하 본 발명에 따른 반도체 장치의 제조방법을 도면을 참조하여 상세하게 설명한다Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the drawings.

도 4a 내지 도 4e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 4A through 4E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 4a를 참조하면, 약 1800∼2200 Å 정도의 두께를 갖는 필드산화막(52)에 의해 활성영역과 필드영역으로 구분된 반도체 웨이퍼(50)의 활성영역 상에 열산화법을 이용하여 열산화막(54)을 형성한다. Referring to FIG. 4A, a thermal oxide film 54 is formed by thermal oxidation on an active region of a semiconductor wafer 50 divided into an active region and a field region by a field oxide layer 52 having a thickness of about 1800 to 2200 Å. ).

이어서, 상기 산화막(54)이 형성된 상기 반도체 웨이퍼(50) 상에 도전층(59)을 형성한다.Subsequently, a conductive layer 59 is formed on the semiconductor wafer 50 on which the oxide film 54 is formed.

상기 도전층(59)은 제1 도전층(56) 및 제2 도전층(58)으로 구성되며, 상기 반도체 웨이퍼(50) 상에 도전성 물질 예를 들면, 불순물이 도핑되어 전도성을 갖는 폴리실리콘을 약 800∼1200Å 정도의 두께, 바람직하게는 약 1000Å 정도의 두께로 증착시켜 상기 제1 도전층(56)을 형성하고, 상기 제1 도전층(56) 상에 예를 들면 텅스텐-실리사이드(WSix), 탄탈륨-실리사이드(TaSi2), 몰리브덴-실리사이드(MoSi2) 등과 같은 금속-실리사이드를 화학기상증착방법으로 증착시켜 제2 도전층(58)을 형성한다. 상기 제2 도전층(58)은 약 1300∼1700Å 정도의 두께를 갖도록 형성하며, 바람직하게는 상기 제2 도전층(58)은 텅스텐-실리사이드를 화학기상증착방법을 이용하여 약 1500Å 정도의 두께를 갖도록 형성한다. The conductive layer 59 is composed of a first conductive layer 56 and a second conductive layer 58, and a conductive material, for example, polysilicon doped with impurities, is doped on the semiconductor wafer 50. The first conductive layer 56 is formed by depositing it in a thickness of about 800 to 1200 GPa, preferably about 1000 GPa, and, for example, tungsten-silicide (WSi x ) on the first conductive layer 56. ), A metal silicide such as tantalum silicide (TaSi 2 ), molybdenum silicide (MoSi 2 ), or the like is deposited by chemical vapor deposition to form a second conductive layer 58. The second conductive layer 58 is formed to have a thickness of about 1300 to 1700 kPa, and preferably, the second conductive layer 58 has a thickness of about 1500 kPa using tungsten-silicide by chemical vapor deposition. It is formed to have.

계속하여 제2 도전층(58)의 상부에 제1 절연층(60)을 형성한다. 상기 제1 절연층(60)은 고온 산화물(Hot Temperature Oxide;HTO) 예를 들면 산화규소(SiO2)를 저압화학기상증착(LPCVD) 방법을 이용하여 약 800∼1200Å 정도의 두께를 갖도록 증착시켜 형성하거나, 또는 질화물 예를들면 질화규소를 플라즈마 증대 화학기상증착 방법을 이용하여 약 800∼1200Å 정도의 두께를 갖도록 증착시켜 형성한다. 바람직하게는 상기 제1 절연층(60)은 약 1000Å 정도의 두께를 갖도록 형성한다. Subsequently, the first insulating layer 60 is formed on the second conductive layer 58. The first insulating layer 60 is deposited by using a high temperature oxide (HTO), for example, silicon oxide (SiO 2 ), to have a thickness of about 800 to 1200 Å using low pressure chemical vapor deposition (LPCVD). Alternatively, or nitride, for example, silicon nitride is formed by depositing to have a thickness of about 800-1200 kPa using a plasma enhanced chemical vapor deposition method. Preferably, the first insulating layer 60 is formed to have a thickness of about 1000 GPa.

이어서, 상기 제1 절연층(60) 상에 질화물층(62)을 형성한다. 상기 질화물층(62)은 질화규소(SiN)과 같은 질화물을 플라즈마 증대 화학기상증착(PECVD)방법을 이용하여 약 1600∼2000Å 정도의 두께를 갖도록 증착시켜 형성한다. 바람직하게는 상기 질화물층(62)은 약 1800Å 정도의 두께를 갖도록 형성한다. 상기 제1 절연층(62)은 이후 수행되는 식각 공정 및 이온 주입 공정으로부터 상기 제2 도전층(58)을 보호하는 역할을 한다. Subsequently, a nitride layer 62 is formed on the first insulating layer 60. The nitride layer 62 is formed by depositing a nitride such as silicon nitride (SiN) so as to have a thickness of about 1600 to 2000 kW using a plasma enhanced chemical vapor deposition (PECVD) method. Preferably, the nitride layer 62 is formed to have a thickness of about 1800 kPa. The first insulating layer 62 serves to protect the second conductive layer 58 from an etching process and an ion implantation process which are subsequently performed.

이 때, 상기 제1 절연층(60)이 상기 질화물층과 동일한 질화물로 구성될 경우에는 상기 제1 절연층(60) 및 상기 질화물층(62)은 동시에 형성된다.At this time, when the first insulating layer 60 is made of the same nitride as the nitride layer, the first insulating layer 60 and the nitride layer 62 are formed at the same time.

도 4b를 참조하면, 상기 질화물층(62)의 상부에 포토레지스트(도시안됨)를 도포한 후, 통상의 사진공정에 의해 게이트 전극을 형성하기 위한 포토레지스트 패턴(도시되지 않음)을 형성한다.Referring to FIG. 4B, after the photoresist (not shown) is applied on the nitride layer 62, a photoresist pattern (not shown) for forming a gate electrode is formed by a general photolithography process.

이어서, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 질화물층(62), 상기 제1 절연층(60), 상기 제2 도전층(58), 상기 제1 도전층(56) 및 상기 산화막(54)을 이방성 식각하여 반도체 웨이퍼(50)가 노출될 때까지 이방성 식각하여 게이트산화막(64), 제1 도전층 패턴(66) 및 제2 도전층 패턴(68)로 이루어진 도전층 패턴(69), 제1 절연층 패턴(70) 및 질화물층 패턴(72)을 포함하는 게이트 전극(74)을 형성한다. Subsequently, the nitride layer 62, the first insulating layer 60, the second conductive layer 58, the first conductive layer 56, and the oxide film 54 using the photoresist pattern as an etching mask. Is anisotropically etched and anisotropically etched until the semiconductor wafer 50 is exposed, thereby forming a conductive layer pattern 69 made of the gate oxide film 64, the first conductive layer pattern 66, and the second conductive layer pattern 68; 1 A gate electrode 74 including an insulating layer pattern 70 and a nitride layer pattern 72 is formed.

따라서, 상술한 바와 같이 게이트 전극(74)의 상부층은 질화물층 패턴(72)으로 구성되며, 종래에는 상기 게이트 전극의 상부층이 고온산화막으로 형성되어 후속되는 콘택홀 형성 공정시 상기 고온산화막의 일부가 식각되는 문제점이 있었으나, 본 발명에서는 콘택홀 형성 공정시 노출되는 게이트 전극(74)의 상부층을 산화막보다 식각률이 낮은 질화물로 구성함으로써, 상기 게이트 전극(74)의 일부가 손 상되는 것을 방지할 수 있다.Accordingly, as described above, the upper layer of the gate electrode 74 is formed of a nitride layer pattern 72. In the related art, the upper layer of the gate electrode is formed of a high temperature oxide film so that a part of the high temperature oxide film is formed during a subsequent contact hole forming process. Although there is a problem of etching, in the present invention, the upper layer of the gate electrode 74 exposed during the contact hole forming process is formed of nitride having an etching rate lower than that of the oxide film, thereby preventing a part of the gate electrode 74 from being damaged. have.

도 4c를 참조하면, 상기 게이트 전극(74)이 형성된 상기 반도체 웨이퍼(50) 의 전면에 질화물 예를 들면 질화규소를 약 1200Å 정도의 두께로 증착시켜 제2 절연층(도시 안됨)을 형성한다. Referring to FIG. 4C, a second insulating layer (not shown) is formed on the entire surface of the semiconductor wafer 50 on which the gate electrode 74 is formed by depositing nitride, for example, silicon nitride, at a thickness of about 1200 GPa.

이어서, 상기 제2 절연층을 상기 반도체 웨이퍼의 표면이 노출될 때까지 에치백(etch back)공정을 실시하여, 상기 게이트 전극(74)의 측면에 스페이서(76)를 형성한다.Subsequently, the second insulating layer is etched back until the surface of the semiconductor wafer is exposed to form a spacer 76 on the side of the gate electrode 74.

이 때, 상기 스페이서(76) 중 도전층 패턴(69)의 측면에 형성되는 두께(B)(이하 쇼울더 마진(shoulder margin)이라 함)는 약 1000Å 정도가 된다.At this time, the thickness B (hereinafter referred to as a shoulder margin) formed on the side surface of the conductive layer pattern 69 among the spacers 76 is about 1000 mm.

상기 쇼울더 마진(B)이 작을 경우에는 게이트 전극의 도전층인 폴리실리콘층과 콘택과의 거리가 좁아지게 되어 이후 콘택으로의 누설전류가 발생하는 문제점이 있으며, 또한, 상기 쇼울더 마진(B)이 큰 경우에는 BC공정 마아진을 충분히 확보할 수 없는 문제점이 있다.When the shoulder margin B is small, the distance between the polysilicon layer, which is a conductive layer of the gate electrode, and the contact becomes narrow, and thereafter, a leakage current to the contact is generated. In addition, the shoulder margin B is If it is large, there is a problem that can not sufficiently secure the BC process margin.

계속하여, 이온주입 공정에 의해 상기 노출된 반도체 웨이퍼(50)의 활성영역에 불순물을 주입하여 트랜지스터의 소오스/드레인 영역인 확산영역(78)을 형성한다. 이온주입 공정시, 상기 게이트 전극(74)의 질화물층 패턴(72) 및 상기 게이트 전극(74)의 측면에 형성된 상기 스페이서(76)는 마스크(mask)의 역할을 한다. Subsequently, impurities are implanted into the exposed active region of the semiconductor wafer 50 by an ion implantation process to form a diffusion region 78 which is a source / drain region of the transistor. In the ion implantation process, the nitride layer pattern 72 of the gate electrode 74 and the spacer 76 formed on the side surface of the gate electrode 74 serve as a mask.

도 4d를 참조하면, 상기 게이트 전극(74) 및 상기 스페이서(76)가 형성된 상기 반도체 웨이퍼(50) 상에 층간절연막(80)을 형성한다. 상기 층간절연막(80)은 산화규소, BPSG(Boro-PhosphoSilicate glass) 또는 PSG(PhosphoSilicate glass)를 저 압화학기상증착방법 또는 플라즈마증대화학기상증착(PECVD)방법을 이용하여 약 3000∼10000Å 정도의 두께로 증착함으로써 형성된다. Referring to FIG. 4D, an interlayer insulating film 80 is formed on the semiconductor wafer 50 on which the gate electrode 74 and the spacer 76 are formed. The interlayer insulating layer 80 may be formed using silicon oxide, BPSG (Boro-PhosphoSilicate glass) or PSG (PhosphoSilicate glass) using low pressure chemical vapor deposition or plasma enhanced chemical vapor deposition (PECVD). It is formed by vapor deposition.

도 4e를 참조하면, 상기 층간절연막(80)상에 포토레지스트(도시 안됨)를 도포한 후, 통상의 사진공정에 의하여 콘택홀이 형성될 상기 반도체 웨이퍼(50)의 소오스/드레인 영역의 일부를 노출시키기 위한 포토레지스트 패턴(도시 안됨)을 형성한다. Referring to FIG. 4E, after a photoresist (not shown) is applied on the interlayer insulating film 80, a portion of the source / drain region of the semiconductor wafer 50 in which contact holes are to be formed by a normal photolithography process is removed. A photoresist pattern (not shown) is formed for exposure.

이어서, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 층간절연막(80)과 상기 질화물층 패턴(72)에 대한 식각률이 약 5∼15:1인 혼합가스를 사용하여 상기 층간절연막(80)을 이방성식각하면, 상기 층간절연막(80)에 반도체 웨이퍼(50)의 소오스/드레인 영역의 일부를 노출시키는 콘택홀(79)을 형성한다. Subsequently, the anisotropic etching of the interlayer insulating layer 80 using a mixed gas having an etch rate of about 5 to 15: 1 for the interlayer insulating layer 80 and the nitride layer pattern 72 using the photoresist pattern as an etching mask. A contact hole 79 is formed in the interlayer insulating film 80 to expose a portion of the source / drain region of the semiconductor wafer 50.

상기 층간절연막(80)을 이방성식각하는 방법은 C4F8, 일산화탄소, 아르곤 및 산소의 유량비가 16:200:350:2인 혼합가스를 이용하여 1500W의 전력과, 45mTorr의 압력에서 100∼120초동안 수행되며, 바람직하게는 약 110초동안 수행된다.The method of anisotropically etching the interlayer insulating film 80 is performed by using a mixed gas having a flow ratio of C 4 F 8 , carbon monoxide, argon, and oxygen of 16: 200: 350: 2 at a power of 1500 W and a pressure of 100 to 120 at a pressure of 45 mTorr. It is carried out for a second, preferably about 110 seconds.

본 실시예에서는 상술한 에칭가스를 이용하였지만, 상기 에칭가스로는 상기 층간절연막과 상기 질화물층 패턴에 대한 식각률이 약 5∼15:1인 에칭가스이면, 사용가능하다.In this embodiment, the above-described etching gas is used. As the etching gas, any etching gas having an etching rate of about 5 to 15: 1 for the interlayer insulating film and the nitride layer pattern can be used.

이 때, 상기 에칭가스의 식각률이 상기 범위를 초과할 경우, 즉, 상기 층간절연막(80)과 상기 질화물층 패턴(72)에 대한 식각률이 15:1보다 높은 경우에는 식각 공정 중 식각이 멈추는 현상이 발생되는 문제점이 있으며, 상기 에칭가스의 식 각률이 상기 범위 미만일 경우, 즉, 상기 층간절연막(80)과 상기 질화물층 패턴(72)에 대한 식각률이 5:1보다 낮을 경우에는 상기 층간절연막(80)을 선택적으로 식각할 수 없어, 자기정렬콘택(SAC) 공정을 수행할 수 없는 문제점이 있다.In this case, when the etching rate of the etching gas exceeds the above range, that is, when the etching rate of the interlayer insulating film 80 and the nitride layer pattern 72 is higher than 15: 1, the etching stops during the etching process. When the etching rate of the etching gas is less than the range, that is, when the etching rate of the interlayer insulating film 80 and the nitride layer pattern 72 is lower than 5: 1, the interlayer insulating film ( 80 may not be selectively etched, and thus it may not be possible to perform a self-aligned contact (SAC) process.

이어서 도전성 물질, 예를 들면 불순물이 도핑된 폴리실리콘 또는 금속을 상기 콘택홀(79)을 포함하는 상기 반도체 웨이퍼(50) 전면에 증착시켜 제3 도전층(도시 안됨)을 형성한다. 상기 제3 도전층은 이후 커패시터의 스토리지 전극 또는 커패시터의 스토리지 전극과 소오스/드레인 영역과의 전기적 접속을 위한 콘택으로 사용된다. 계속하여 통상적인 반도체 장치의 제조방법에 따라 상기 반도체 웨이퍼(50) 상에 커패시터(도시안됨)를 형성함으로써 반도체 장치가 완성된다. Subsequently, a conductive material, for example, polysilicon or metal doped with impurities is deposited on the entire surface of the semiconductor wafer 50 including the contact hole 79 to form a third conductive layer (not shown). The third conductive layer is then used as a contact for electrical connection between the storage electrode of the capacitor or the storage electrode of the capacitor and the source / drain regions. Subsequently, a semiconductor device is completed by forming a capacitor (not shown) on the semiconductor wafer 50 according to a conventional method for manufacturing a semiconductor device.

본 발명에 따른 반도체 장치의 콘택홀 형성 방법에 의하면, 반도체 웨이퍼 상에 형성되는 게이트 전극의 구조를 게이트산화막, 도전층 패턴, 제1 절연층 패턴 및 질화물층 패턴의 순으로 형성하여, 후속되는 콘택홀 형성 공정시 게이트 전극 중 노출되는 부분이 산화물, BPSG(Boro-PhosphoSilicate glass) 또는 PSG(PhosphoSilicate glass) 등보다 식각률이 낮은 질화물층 패턴이 되도록 구성함으로써, 콘택홀 형성 공정 동안 게이트 전극의 일부가 식각되는 것을 방지할 수 있다. 따라서, 반도체 장치의 구동시 상기 게이트 전극의 상기 제2 도전층 패턴으로부터 상기 게이트 전극에 인접한 콘택으로 누설전류가 발생하는 것을 방지할 수 있고, 이에 따라 반도체 장치의 전기적 불량률을 최소화할 수 있다. According to the method for forming a contact hole in a semiconductor device according to the present invention, a structure of a gate electrode formed on a semiconductor wafer is formed in the order of a gate oxide film, a conductive layer pattern, a first insulating layer pattern, and a nitride layer pattern, followed by a subsequent contact. Part of the gate electrode is etched during the contact hole forming process by configuring the exposed portion of the gate electrode to be a nitride layer pattern having a lower etch rate than oxide, boro-phosphosilicate glass (BPSG), or phosphosilicate glass (PSG). Can be prevented. Accordingly, when the semiconductor device is driven, leakage current may be prevented from being generated from the second conductive layer pattern of the gate electrode to a contact adjacent to the gate electrode, thereby minimizing an electrical defect rate of the semiconductor device.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be able to vary the present invention without departing from the spirit and scope of the invention described in the claims below. It will be appreciated that modifications and variations can be made.

Claims (3)

반도체 웨이퍼 상에 도전층을 형성하는 단계;Forming a conductive layer on the semiconductor wafer; 상기 도전층 상에 고온 산화막(HTO)으로 이루어지는 제1 절연층을 형성하는 단계;Forming a first insulating layer formed of a high temperature oxide film (HTO) on the conductive layer; 상기 제1 절연층 상에 후속되는 식각공정으로부터 상기 제1 절연층 및 상기 도전층을 보호하기 위하여, 질화규소(SiN)로 이루어지는 질화물층을 형성하는 단계;Forming a nitride layer made of silicon nitride (SiN) to protect the first insulating layer and the conductive layer from subsequent etching on the first insulating layer; 상기 질화물층 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각마스크로 하여, 상기 질화물층, 상기 제1 절연층 및 상기 도전층을 이방성 식각하여 질화물층 패턴, 제1 절연층 패턴 및 도전층 패턴을 포함하는 게이트 전극을 형성하는 단계;After the mask pattern is formed on the nitride layer, the nitride layer, the first insulating layer, and the conductive layer are anisotropically etched using the mask pattern as an etch mask to form a nitride layer pattern, a first insulating layer pattern, and a conductive layer. Forming a gate electrode comprising a pattern; 상기 게이트 전극이 형성된 상기 반도체 웨이퍼 상에 제2 절연층을 형성하고, 상기 제2 절연층을 식각하여 상기 게이트 전극의 측면에 스페이서를 형성하는 단계;Forming a second insulating layer on the semiconductor wafer on which the gate electrode is formed, and etching the second insulating layer to form a spacer on a side of the gate electrode; 상기 게이트 전극 및 상기 스페이서가 형성된 상기 반도체 웨이퍼 상에 층간절연막을 형성하는 단계; 및Forming an interlayer insulating film on the semiconductor wafer on which the gate electrode and the spacer are formed; And 상기 층간절연막과 상기 질화물층 패턴에 대한 식각률이 5∼15:1인 혼합가스를 사용하여 상기 층간절연막을 이방성 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.Forming an contact hole by anisotropically etching the interlayer insulating layer using a mixed gas having an etch rate of 5 to 15: 1 for the interlayer insulating layer and the nitride layer pattern. . 삭제delete 제1항에 있어서, 상기 콘택홀을 형성하는 단계는 C4F8, 일산화탄소, 아르곤 및 산소의 유량비가 16:200:350:2인 혼합가스를 이용하여 1500W의 전력과, 45mTorr의 압력에서 100∼120초동안 수행되는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.The method of claim 1, wherein the forming of the contact hole comprises using a mixed gas having a flow ratio of C 4 F 8 , carbon monoxide, argon, and oxygen in a ratio of 16: 200: 350: 2 to 1500 W of power and 100 at a pressure of 45 mTorr. A contact hole forming method for a semiconductor device, characterized in that performed for ˜120 seconds.
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