KR100592247B1 - 패널 구동 방법 - Google Patents

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Abstract

본 발명에 의한 패널구동방법은, 리셋기간, 어드레스 기간, 및 유지방전 기간을 갖는 디스플레이 패널의 구동방법이며, 리셋 동작에서 주사전극에 인가되는 리셋 펄스가 로우레벨로 폴링한 후, 어드레스 동작 개시 전까지의 로우레벨 기간이, 소정 시간 이상 유지되도록 하는 것을 특징으로 한다. 여기에서, 리셋 펄스가 로우레벨로 폴링하는 기울기가 -10 볼트/마이크로세컨드 이하인 조건에서, 로우레벨 기간이 15 마이크로 세컨드 이상 유지된다. 따라서, 리셋 동작의 폴링 구간에서 플랫한 기간을 길게 해줌으로써, 어드레스 기간 전에 주사전극의 벽전하를 충분히 소거한다. 따라서, 패널에 균일한 분포의 벽전하를 형성하므로, 어드레스 동작이 원활하게 수행되고, 오방전을 문제를 줄일 수 있다.

Description

패널 구동 방법{Panel driving method}
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.
도 2는 도 1에 도시된 패널의 하나의 셀의 동작을 설명하기 위한 도면이다.
도 3은 도 1에 도시된 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여준다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리 구동 방법을 보여준다.
도 5는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도이다.
도 6a 내지 도 6d는, 도 5의 리셋 주기에서 주사전극의 램프 라이징 구간, 폴링구간 및 플랫구간에서, 어느 한 방전셀의 벽전하 분포의 변화를 보여준다.
도 7은 리셋 주기내의 폴링 후에 플랫기간(falt time)에 따른 어드레스 전압 마진의 변화의 일 실험예를 나타낸 그래프이다.
도 8은 본 발명의 바람직한 일 실시예에 의한 패널구동방법의 구동파형도이다.
본 발명은, 디스플레이 패널의 구동에 관한 것으로서, 특히 리셋(초기화)기간을 개선한 패널구동방법에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다. 도 2는 도 1에 도시된 패널의 하나의 셀의 동작을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(100, 106) 사이에는, 어드레스 전극 라인들(A1, ..., Am), 유전층(102, 110), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광층(112), 격벽(114) 및 보호층으로서 예컨대 일산화마그네슘 (MgO)층(104)이 마련되어 있다.
어드레스 전극 라인들(A1, ..., Am)은 뒤쪽 글라스 기판(106)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(110)은 어드레스 전극 라인들(A1, ..., Am)의 앞쪽에 도포된다. 아래쪽 유전층(110)의 앞쪽에는 격벽(114)들이 어드레스 전극 라인들(A1, ..., Am)과 평행한 방향으로 형성된다. 이 격벽(114)들은 각 디스플레이 셀의 방전 영역을 구획하고, 각 디스플레이 셀 사이의 광학적 간섭을 방지하는 기능을 한다. 형광층(112)은, 격벽(114)들 사이에서 형성된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(A1, ..., Am)과 직교되도록 앞쪽 글라스 기판(100)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(Xnb, Ynb)이 결합되어 형성될 수 있다. 앞쪽 유전층(102)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(104) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(102)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(108)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하 상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층(112)이 여기되어 빛이 발생된다.
도 3은 도 1의 플라즈마 디스플레이 패널의 일반적인 구동 장치를 보여준다.
도 1 내지 3을 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(300), 제어부(302), 어드레스 구동부(306), X 구동부(308) 및 Y 구동부(304)를 포함한다. 영상 처리부(300)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(302)는 영상 처리부(300)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(306)는, 제어부(302)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들(A1, ... , Am)에 인가한다. X 구동부(308)는 제어부(302)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들(X1, ..., Xn)에 인가한다. Y 구동부(304)는 제어부(302)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들(Y1, ..., Yn)에 인가한다.
상기한 바와 같은 구조의 플라즈마 디스플레이 패널(1)의 구동방법으로, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 미국특허 제5541618호에 개시되어 있다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다.
도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정개수 예컨대 8 개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 유지방전 구간(S1, ..., S8)로 분할된다.
각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 A1, ... , Am)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다.
각 유지방전 구간(S1, ..., S8)에서는, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 구간(S1, ..., S8)내의 유지방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256 계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 유지펄스의 수가 할당될 수 있다. 만일 133 계조의 휘도를 얻기 위해서는, 서브필드1 기간, 서브필드3 기간 및 서브필드8 기간 동안 셀들을 어드레싱하여 유지방전하면 된다.
각 서브필드에 할당되는 유지방전 수는, APC(Automatic power control) 단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 또한 각 서브필드에 할당되는 유지방전 수는. 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대 서브필드4에 할당된 계조도를 8에서 6으로 낮추고, 서 브필드6에 할당된 계조도를 32에서 34로 높일 수 있다. 또한, 한 프레임을 형성하는 서브필드의 수도 설계사양에 따라 다양하게 변형하는 것이 가능하다.
도 5는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도로서, AC PDP의 ADS(Address display separated) 구동방식에서 한 서브필드(SF)내에 어드레스 전극(A), 공통전극(X) 및 주사전극(Y1~Yn)에 인가되는 구동신호를 나타낸다. 도 3을 참조하면, 하나의 서브필드(SF)는 리셋기간(PR), 어드레스 기간(PA) 및 유지방전기간(PS)를 구비한다.
리셋기간(PR)은 모든 그룹의 주사라인에 대해 리셋펄스를 인가하여 셀의 벽전하 상태를 초기화한다. 어드레스기간(PA)에 들어가기 전에 리셋기간(PR)이 수행되며, 이는 전 화면에 걸쳐 수행하므로, 상당히 고르면서도 원하는 분포의 벽전하 배치를 만들 수 있다. 리셋기간(PR)에 의해 초기화된 셀들은, 셀 내부의 벽전하 조건이 모두 비슷하게 형성된다. 리셋기간(PR)이 수행된 후에 어드레스 기간(PA)이 수행된다. 이 때 어드레스 기간(PA)에는, 공통전극(X)에 바이어스 전압(Ve)이 인가되고, 표시되어야 할 셀 위치에서 주사전극(Y1, ..., Yn)과 어드레스 전극(A1, ..., Am)을 동시에 턴온시킴으로써, 표시 셀을 선택한다. 어드레스 기간(PA)이 수행된 후에, 공통전극(X1, ..., Xn)과 주사전극(Y1, ..., Yn)에 유지펄스(Vs)를 교대로 인가하여, 유지방전 기간(PS)이 수행된다. 유지방전 기간(PS) 중에 어드레스 전극(A1~Am)에는 로우레벨의 전압(VG)이 인가된다.
본 발명이 이루고자 하는 기술적 과제는, 리셋기간에 주사전극의 벽전압을 충분히 소거함으로써, 균일한 어드레스 동작이 수행될 수 있도록 하는 패널구동방법을 제공하는 것이다.
상기의 기술적 과제를 이루기 위한 본 발명에 의한 패널구동방법은, 리셋기간, 어드레스 기간, 및 유지방전 기간을 갖는 디스플레이 패널의 구동방법이며, 리셋 동작에서 주사전극에 인가되는 리셋 펄스가 로우레벨로 폴링한 후, 어드레스 동작 개시 전까지의 로우레벨 기간이, 소정 시간 이상 유지되도록 한다.
삭제
상기 패널구동방법에 있어서, 상기 리셋 펄스가 로우레벨로 폴링하는 기울기가 -10 볼트/마이크로세컨드 이하인 조건에서, 상기 로우레벨 기간이 15 마이크로 세컨드 이상 유지되는 것을 특징으로 한다.
한편, 상기 로우레벨 기간이 소정 시간 이상 유지됨에 의하여 어드레스 전압 마진이 감소하는 만큼, 어드레스 기간에서 주사전극의 스캔펄스의 로우레벨 전위를 더 떨어뜨려 보상할 수 있다.
이하, 본 발명의 바람직한 실시예에 의한 패널구동방법 및 디스플레이 패널의 구성 및 동작을 첨부한 도면들을 참조하여 상세히 설명한다.
도 6a 내지 도 6d는, 도 5의 리셋 주기(PR)에서 주사전극(Yn)의 램프 라이징 구간, 폴링구간 및 플랫구간에서, 어느 한 방전셀의 벽전하 분포의 변화를 보여준 다.
먼저 도 6a는 공통전극(Xn)과 어드레스 전극(Am)은 접지전압(VG)이고, 주사전극(Yn)이 VS 에서 VSET+VS까지 라이징하는 기간의, 어느 한 방전셀의 벽전하 분포를 나타낸다. 주사전극(Yn) 주위에는 음전하가 쌓이고, 공통전극(Xn)과 어드레스 전극(Am)에는 약간의 양전하가 쌓인다.
도 6b는 공통전극(Xn)에 VS가 인가되고, 어드레스 전극(Am)은 접지전압(VG)이고, 주사전극(Yn)이 VS에서 접지전압(VG)까지 폴링하는 기간의, 어느 한 방전셀의 벽전하 분포를 나타낸다. 도 6a에서 주사전극(Yn) 쌓였던 음전하가, 도 6b의 폴링기간에서 공통전극(Xn)으로 이동한다. 이 때, 접지전압(VG)인 어드레스 전극(Am) 주위에는 양전하가 증가한다.
도 6c는 공통전극(Xn에 VS가 인가되고, 어드레스 전극(Am)은 접지전압(VG)이고, 주사전극(Yn)이 접지전압(VG)을 유지하는 플랫한 기간의 초기의, 어느 한 방전셀의 벽전하 분포를 나타낸다. 주사전극(Yn)에 쌓였던 음전하는 공통전극(Xn)으로 이동한다.
도 6d는 공통전극(Xn)에 VS가 인가되고, 어드레스 전극(Am)은 접지전압(VG)이고, 주사전극(Yn)이 접지전압(VG)을 유지하는 플랫한 기간이 소정기간 유지된 후에, 어느 한 방전셀의 벽전하 분포를 나타낸다. 음전하가 주사전극(Yn) 주위에는 없고, 모두 공통전극(Xn) 주위로 이동하였다.
본 발명의 기본 개념은, 도 6d와 같이 주사전극(Yn) 주변의 음전하를 모두 소거하는 것이다. 플랫기간이 없거나 짧으면, 주사전극(Yn) 주변의 음전하는, 셀 간의 전기적 구조적 편차에 따라 균일하지 못하게 된다. 리셋기간 후의, 이러한 균일하지 못한 벽전하 상태는 어드레스 조건과 관계없이 오방전을 일으킬 수 있는 요인이 된다. 따라서, 본 발명의 리셋기간(PR)에는 플랫기간을 충분히 부여하여, 주사전극(Yn) 주변의 음전하를 모두 소거하여, 모든 셀이 균일한 벽전하 상태가 되도록 한다.
도 6c 를 참조하면, 주사전극(Yn) 주위에 음전하가 남아 있는데, 이것이 어드레스 기간에서 어드레스 전압 마진(Va margin)으로 작용한다. 따라서, 리셋기간(PR)에서, 주사전극(Yn)의 램프 폴링 후 플랫기간이 길어짐에 따라, 주사전극(Yn) 주위에 음전하가 줄어들게 되면, 그만큼 어드레스 전압 마진이 줄어들게 된다.
본 발명의 우선적인 개념은, 주사전극(Yn) 주위의 음전하를 안정화하는 것이다. 이를 위하여 주사전극(Yn) 주위의 음전하가 완전히 소거되도록 하는 것이 가장 바람직하지만, 이러한 기간은 매우 길어질 수 있다. 따라서, 음전하가 완전히 소거되지는 않았지만, 폴링에 의해 셀에서 발광되는 가시광의 강도가 0으로 떨어졌다고 판정할 수 있는 시점까지를 음전하 소거 기간으로 결정할 수 있다.
본 발명의 두번째 개념은, 안정화된 벽전하 상태에서 어드레스 기간에 진입하고, 어드레스 기간에 주사펄스의 로우레벨을 조정하여 어드레스 전압 마진을 확보하는 것이다.
본 발명에서는, 리셋 주기내에서 리셋 펄스가 로우레벨로 폴링하는 기울기가 -10 V/μs 이하인 조건에서 광파형을 측정한 실험 결과, 플랫 기간이 15 μs이상 유지되면, 발광되는 가시광의 강도가 0 이라고 판정할 수 있었다. 따라서, 폴링 기울기 -10 V/μs 이하인 조건에서, 플랫 기간이 15 마이크로 세컨드 이상 유지되면, 벽전하가 안정한 상태가 되었다고 할 수 있다.
도 7은, 리셋 주기내의 폴링 기울기가 -10V/μs 이하인 조건에서, 폴링 후에 플랫기간(falt time)에 따른 어드레스 전압 마진의 변화의 일 실험예를 나타낸 그래프이다.
플랫기간이 10μs 이며 어드레스 전압 마진(Va margin)이 약 12V 정도이고, 20μs 에서 약 9V로 떨어진다. 이후 플랫기간이 길어짐에 따라 어드레스 전압 마진은 감소하게 되고, 플랫기간이 70μs이면 어드레스 전압 마진은 4V로 떨어진다. 도 7에 도시된 예예서는, 플랫기간이 15μs 에서 어드레스 전압 마진이 약 10V 정도가 된다.
그러나 이와 같이 어드레스 전압 마진이 과도하게 감소하게 되면, 원활한 어드레스 동작에 장애가 된다. 따라서, 주사전극(Yn)의 벽전하 감소로 인한 어드레스 전압 마진의 감소를 보상하는 것이 바람직하다.
도 8은 본 발명의 바람직한 일 실시예에 의한 패널구동방법의 구동파형도이다. 도 8을 참조하면, 리셋기간(PR)에서 균일한 주사전극(Yn)의 벽전하 분포를 이루기 위하여, 15μs의 플랫기간을 두고 있다. 어드레스 기간(PA)에서, 주사전극(Yn)에는 접지전압(VG)보다 소정 전압(ΔVscan)이 더 낮은 주사펄스가 인가된다. 이와 같이, 균일한 주사전극의 벽전압 형성을 위하여 플랫기간을 길게 함으로써, 어드레스 전압 마진이 트레이드 오프(trade off)되었던 것을, 소정 전압( ΔVscan)이 더 낮은 주사펄스를 인가함으로써 보상할 수 있다.
본 발명은 패널의 전극을 구동하는 방식에 있어서, 켜고자 하는 셀을 미리 선택하는 어드레스기간과, 그 선택된 셀을 발광시키는 유지기간을 순차적으로 수행하고, 셀을 초기화 과정이 수행되는 표시장치에는 모두 적용 가능하다. 예를 들어, AC형 PDP 뿐만 아니라 DC형 PDP와 아울러, EL(전광) 표시장치, 또는 액정장치와 같이 셀을 형성하는 전극들에 유지펄스를 교대로 인가함으로써, 화면을 표시하는 장치에도 본 발명의 기술적 사상이 그대로 적용될 수 있음은 당업자에게 자명한 것이다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 프로그램이나 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광데이터 저장장치 등이 있다. 여기서, 기록매체에 저장되는 프로그램이라 함은 특정한 결과를 얻기 위하여 컴퓨터 등의 정보처리능력을 갖는 장치 내에서 직접 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 말한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭의 여하에 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다. 패널을 구동한 장치의 경우에도 그 용도가 패널구동이라는 특정된 분야에 한정된 것일 뿐 그 실체에 있어서는 일종의 컴퓨터라고 할 수 있는 것이 다.
특히, 본 발명에 의한 패널 구동 방법은, 컴퓨터상에서 스키매틱(schematic) 또는 초고속 집적회로 하드웨어 기술언어(VHDL) 등에 의해 작성되고, 컴퓨터에 연결되어 프로그램 가능한 집적회로 예컨대 FPGA(Field Programmable Gate Array)에 의해 구현될 수 있다. 상기 기록매체는, 이러한 프로그램 가능한 집적회로를 포함한다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같이, 본 발명의 패널구동방법에 의하면, 리셋 동작의 폴링 구간이 끝난 시점에서 플랫한 기간을 길게 해줌으로써, 어드레스 기간 전에 주사전극의 벽전하를 충분히 소거한다. 따라서, 패널에 균일한 분포의 벽전하를 형성하므로, 어드레스 동작이 원활하게 수행되고, 오방전을 문제를 줄일 수 있다.
본 발명은 이상에서 설명되고 도면들에 표현된 예시들에 한정되는 것은 아니다. 전술한 실시 예들에 의해 가르침 받은 당업자라면, 다음의 특허 청구 범위에 기재된 본 발명의 범위 및 목적 내에서 치환, 소거, 병합 등에 의하여 전술한 실시 예들에 대해 많은 변형이 가능할 것이다.

Claims (5)

  1. 리셋기간, 어드레스 기간, 및 유지방전 기간을 갖는 디스플레이 패널의 구동방법에 있어서,
    리셋 동작에서 주사전극에 인가되는 리셋 펄스가 로우레벨로 폴링한 후, 어드레스 동작 개시 전까지의 로우레벨 기간이 소정 시간 이상 유지되도록 하되,
    상기 리셋 펄스가 로우레벨로 폴링하는 기울기가 -10 볼트/마이크로세컨드 이하인 조건에서, 상기 로우레벨 기간이 15 마이크로 세컨드 이상 유지되는 것을 특징으로 하는 패널구동방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 로우레벨 기간이 소정 시간 이상 유지됨에 의하여 어드레스 전압 마진이 감소하는 만큼, 어드레스 기간에서 주사전극의 스캔펄스의 로우레벨 전위를 더 떨어뜨려 보상하는 것을 특징으로 하는 패널구동방법.
  5. 제1항 또는 제4항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
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