JP2006091846A - プラズマディスプレイパネルの駆動方法及び駆動装置 - Google Patents

Abstract

【課題】 サブフィールドの組み合わせで階調が表現されるプラズマディスプレイパネルの駆動方法のリセット区間のうち、強放電が発生するサブフィールドで電極上に蓄積された壁電荷を中和させる方法を提供する。
【解決手段】 第１サブフィールドのリセット区間で、第１電極に上昇ランプパルス及び下降ランプパルスが印加されて放電セル内の壁電荷が初期化され、第１電極と第２電極との間に強放電が発生した場合には、自己消去放電が発生し、第２サブフィールドのリセット区間で、第１電極に下降ランプパルスが印加され、アドレス区間で、第１電極に順次にスキャンハイ電圧からスキャンロー電圧のスキャンパルスが印加される時、アドレス電極にアドレスデータが印加されて放電セルが選択され、維持放電区間で、第１電極及び第２電極に維持電圧を有したパルスが交互に印加され、選択された放電セルで維持放電が発生する。
【選択図】 図８

Description

本発明は、プラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）の駆動方法に係り、特に、複数のサブフィールドのリセット区間で非意図的な強放電が発生した場合に、壁電荷を初期化するＰＤＰの駆動方法に関する。

図１は、ＰＤＰの電極配置を簡略に示す平面図である。図１に示すように、走査電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎ及び共通電極ラインＸ_１，Ｘ_２，…，Ｘ_ｎが、ＰＤＰの水平方向に平行に配置されており（それらを維持電極ラインと総称する）、アドレス電極ラインＡ_１，Ａ_２，…，Ａ_ｍが、走査電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎ及び共通電極ラインＸ_１，Ｘ_２，…，Ｘ_ｎに交差して配置される。走査電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎ、共通電極ラインＸ_１，Ｘ_２，…，Ｘ_ｎ及びアドレス電極ラインＡ_１，Ａ_２，…，Ａ_ｍが交差する部分で、隔壁により放電セルＣ_ｅが区画され、前記放電セルＣ_ｅは、ＰＤＰの一つの画素としての役割を行う。放電セルＣ_ｅの空間内には、Ｒ、Ｇ、Ｂ蛍光体とプラズマ形成用のガスとがあり、前記走査電極、共通電極、及びアドレス電極のそれぞれに印加される電圧により、放電セルＣ_ｅの内部に壁電荷が生成される。前記壁電荷によりプラズマ形成用のガスからプラズマが形成され、このプラズマからの紫外線放射によって、前記放電セルＣ_ｅの蛍光体が励起されて光が発生する。

以下では、走査電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎをＹ電極ラインとし、共通電極ラインＸ_１，Ｘ_２，…，Ｘ_ｎをＸ電極ラインという。

一方、特許文献１には、ＰＤＰの駆動方法であって、主に使われるアドレス・ディスプレイ分離の駆動方法が開示されている。図２は、ＰＤＰのＹ電極ラインについての通常的なアドレス・ディスプレイ分離の駆動方法を示す。

図２に示すように、単位フレームは、時分割階調表示を実現するために、所定の個数、例えば８個のサブフィールドＳＦ１，…，ＳＦ８に分割できる。また、各サブフィールドＳＦ１，…，ＳＦ８は、リセット区間（図示せず）、アドレス区間Ａ１，…，Ａ８、及び維持放電区間Ｓ１，…，Ｓ８に分割される。

各アドレス区間Ａ１，…，Ａ８では、アドレス電極ライン（図１のＡ_１，Ａ_２，…，Ａ_ｍ）に表示データ信号が印加されると共に、各Ｙ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎに相応する走査パルスが順次に印加される。

各維持放電区間Ｓ１，…，Ｓ８では、Ｙ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎ及びＸ電極ライン（図１のＸ_１，Ｘ_２，…，Ｘ_ｎ）にディスプレイ放電用のパルスが交互に印加され、アドレス区間Ａ_１，…，Ａ_８で、壁電荷が形成された放電セルで表示放電を起こす。

ＰＤＰの輝度は、単位フレームで占める維持放電区間Ｓ１，…，Ｓ８内の維持放電パルスの個数に比例する。一つの画像を形成する一つのフレームが、８個のサブフィールド及び２５６階調で表現される場合に、各サブフィールドには、順次に１、２、４、８、１６、３２、６４、１２８の比率で相異なる維持パルスの数が割り当てられる。若し、１３３階調の輝度を得るためには、サブフィールド１期間、サブフィールド３期間、及びサブフィールド８期間の間に、セルをアドレッシングして維持放電すればよい。

図３は、ＰＤＰの駆動信号の一例を説明するためのタイミング図であって、ＡＣ型ＰＤＰのＡＤＳ駆動方式で一つのサブフィールドＳＦ内にアドレス電極Ａ、共通電極Ｘ、及び走査電極Ｙ_１〜Ｙ_ｎに印加される駆動信号を表す。図３に示すように、一つのサブフィールドＳＦは、リセット期間ＰＲ、アドレス期間ＰＡ、及び維持放電期間ＰＳを備える。

リセット期間ＰＲは、あらゆるグループの走査ラインについてリセットパルスを印加して、強制的に書き込み放電を行うことによって、全体セルの壁電荷の状態を初期化する。アドレス期間ＰＡに入る前に、リセット期間ＰＲが行われ、これは、全画面にわたって行うので、非常に均一であり、かつ所望の分布の壁電荷配置を作ることができる。リセット期間ＰＲでは、Ｙ電極Ｙ_１〜Ｙ_ｎに上昇ランプ波形のリセット電圧が印加されれば、Ｙ電極Ｙ_１〜Ｙ_ｎには、１次弱放電によって多量の負極性電荷が蓄積され、下降ランプ波形のリセット電圧が印加されれば、２次弱放電によってＹ電極Ｙ_１〜Ｙ_ｎに蓄積されている前記多量の負極性電荷のうち適当量が、空間電荷に放出されつつ、セル内部の壁電荷条件がいずれも類似して形成されて、あらゆるセルが初期化される。図４Ａは、正常的なリセット放電が発生した場合の壁電荷の状態図であって、Ｙ電極上の誘電体１２に多くの負極性電荷が蓄積されており、Ｘ電極上の誘電体１２及びアドレス電極上の誘電体１５には、少量の正極性電荷が蓄積されている。

リセット期間ＰＲが行われた後、アドレス期間ＰＡが行われる。この際、アドレス期間ＰＡには、Ｘ電極Ｘ_１〜Ｘ_ｎにバイアス電圧Ｖ_ｅが印加され、表示されるセル位置で、Ｙ電極Ｙ_１〜Ｙ_ｎ及びアドレス電極Ａ_１〜Ａ_ｍを同時にターンオンさせることによって、表示セルを選択する。前記アドレス期間ＰＡでは、Ｙ電極Ｙ_１〜Ｙ_ｎに負極性走査パルスが印加され、アドレス電極Ａ_１〜Ａ_ｍには、正極性のアドレスデータ電圧Ｖ_ａが印加されることによって、アドレス放電が発生する。アドレス放電は、Ｙ電極上に蓄積されている負極性電荷に、負極性走査パルスが加わって発生する電圧と、アドレス電極上に蓄積されている正極性電荷に、正極性アドレスデータ電圧が加わって発生する電圧との差が、放電開始電圧（これは、ＰＤＰの物理的構造によって決定される固有値である）を超過して発生する。図４Ｂは、正常的なリセット放電が発生した後、選択されたセルでアドレス放電が発生した場合を表す壁電荷の状態図である。アドレス放電により、Ｙ電極上の誘電体１２には、正極性電荷が蓄積され、Ｘ電極上の誘電体１２には、負極性電荷が蓄積される。

アドレス期間ＰＡが行われた後で、Ｘ電極Ｘ_１〜Ｘ_ｎ及びＹ電極Ｙ_１〜Ｙ_ｎに維持パルスＶ_ｓを交互に印加して、維持放電期間ＰＳが行われる。アドレス放電により形成された壁電荷分布（走査電極の近辺に多量の負電荷が蓄積されるもの）によって、表示セルが選択されて維持放電が発生する。維持放電時に、走査電極と共通電極との間の放電によって形成された紫外線放射で、アドレス電極上に塗布された蛍光体が励起されて光が放出される。維持放電期間ＰＳ中に、アドレス電極Ａ_１〜Ａ_ｍには、ローレベルの電圧Ｖ_Ｇが印加される。ＰＤＰで輝度は、維持放電パルスの数によって調整される。一つのサブフィールド、または一つのＴＶフィールドでの維持放電パルスの数が多ければ、輝度が増加する。維持放電は、アドレス区間で選択されたセルのＹ電極上に蓄積されている正極性壁電荷に、正極性維持パルスが加わって発生する電圧と、Ｘ電極上に蓄積されている負極性壁電荷との差が、放電開始電圧を超過することによって発生する。図４Ｃは、正常的なリセット放電が発生した後で、選択されたセルで維持放電が発生する場合を表す壁電荷の状態図である。維持放電区間では、Ｙ電極とＸ電極との間に、サブフィールドの加重値によって決まった所定の個数ほど、交互に維持パルスが印加される。

しかし、リセット区間の上昇ランプ波形、または下降ランプ波形が印加される途中には、常に弱放電のみが発生するものではなく、放電セル内の物理的状態によって強放電が発生する場合もある。リセット区間で強放電が発生する場合には、正常的な壁電荷の状態がセットアップされないため、アドレス区間及び維持放電区間で正規的な放電動作が行われない。図５Ａは、リセット区間で強放電が発生した場合の壁電荷の状態図であって、Ｙ電極上の誘電体１２に負極性電荷ではない正極性電荷が蓄積されている形態を示している。このように、リセット区間を経たＹ電極に正極性電荷が蓄積されている時には、選択されていないセルでも維持放電が発生する恐れがある。

すなわち、アドレス区間を経た直後には、選択されたセルのみでＹ電極上に正極性電荷が蓄積され、選択されていないセルでは負極性電荷が蓄積されねばならない。しかし、図５Ｂのように、非正常的なリセット放電が発生した後では、図５Ａの壁電荷の状態がそのまま続くので、非選択のセルでもＹ電極上に正極性電荷が蓄積される。結局、維持放電区間でＹ電極に正極性電圧の維持パルスが印加されれば、選択されていないセルでも、Ｙ電極上に蓄積されている正極性電荷による電圧が維持パルスの電圧と合体されて、放電開始電圧を超過し、図５Ｃのように、非選択のセルで維持放電が起きるという問題点が発生する。

さらに、このような問題点によって、非選択のセルで維持放電が発生して出力画面のコントラストが変更され、画質が劣化されるという深刻な問題点が発生することがある。このような問題点は、リセット区間で弱放電のみを発生させるために印加されるランプ波形が完全な信頼性を確保せず、強放電が発生する可能性が存在することに起因する。

特に、図６のように、サブフィールド別に、リセット区間でメインリセット波形と補助リセット波形とが混用される駆動方式では、多量の負電荷が蓄積されるメインリセット波形で強放電が発生する確率が高い。
米国特許第５５４１６１８号明細書

本発明の目的は、従来技術及びその他の色々な問題点を解決するものであって、ＰＤＰの放電セルの壁電荷状態を初期化するためのリセット動作の信頼性を向上させるＰＤＰの駆動方法を提供するところにある。

本発明の他の目的は、ＰＤＰの放電セルの初期化が失敗する場合にも、壁電荷の状態が正常的な状態に近接するように調節するＰＤＰの駆動方法を提供するところにある。

本発明のさらに他の目的は、ＰＤＰのリセット動作の信頼性を向上させ、階調表示の信頼性及びコントラストを向上させることができるＰＤＰの駆動方法を提供するところにある。

前記の目的を達成するために、本発明は、アドレス電極、前記アドレス電極に交差する第１電極及び第２電極を備えるＰＤＰについて、リセット区間、アドレス区間、及び維持放電区間から形成されたサブフィールドの組み合わせで階調が表現されるＰＤＰの駆動方法において、第１サブフィールドのリセット区間で、前記第１電極に上昇ランプパルス及び下降ランプパルスが印加されて放電セル内の壁電荷が初期化され、前記第１電極と前記第２電極との間に強放電が発生した場合には、自己消去放電が発生し、第２サブフィールドのリセット区間で、前記第１電極に下降ランプパルスが印加され、前記アドレス区間で、前記第１電極に順次にスキャンハイ電圧からスキャンロー電圧のスキャンパルスが印加される時、前記アドレス電極にアドレスデータが印加されて放電セルが選択され、前記維持放電区間で、前記第１電極及び第２電極に維持電圧を有したパルスが交互に印加され、前記選択された放電セルで維持放電が発生するＰＤＰの駆動方法を提供する。

特に、本発明によるＰＤＰの駆動方法では、前記第１サブフィールドのリセット区間で、前記第１電極にリセット開始電圧から上昇ランプ波形のパルスがリセット最高電圧まで印加された後、前記下降ランプ波形のパルスが第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａまで印加され、前記第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａで、前記第１電極に、前記第２電極に対する電位差を大きくするバイアス電圧−Ｖ_ｅａが印加されることができる。ここで、前記バイアス電圧−Ｖ_ｅａの大きさは、前記下降ランプ波形のパルスが印加される途中で強放電が発生した場合に、前記第１電極に蓄積された正極性壁電荷と前記バイアス電圧Ｖ_ｅａによって蓄積された正極性壁電荷との和によって形成される第１電極の電圧＋ΔＶＹと、前記第２電極に蓄積された負極性壁電荷によって形成される第２電極の電圧−ΔＶＸとの差が、放電開始電圧より大きくなるように設定されていることができる。

そして、前記第１電極に前記バイアス電圧−Ｖ_ｅａが印加された後、前記第１電極と前記第２電極とに同一な電位の中和電圧が印加されれば、第１電極に蓄積された正極性壁電荷と前記第２電極に蓄積された負極性壁電荷との間に、自己消去放電が発生することがある。

また、本発明は、第１及び第２維持電極を備えるＰＤＰの第１電極に、第２電極に対して交互に維持パルスを供給する維持パルス発生部、前記第１電極に接地電位を印加する第１接地電位印加部、前記第１電極にリセット開始電圧からリセット最高電圧まで上昇するランプ波形を印加する上昇ランプ発生部、前記第１電極に第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａまで下降するランプ波形を印加し、前記第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａで、前記第１電極に、前記第２電極に対する電位差を大きくするバイアス電圧−Ｖ_ｅａを印加する第１下降ランプ発生部、前記第１電極に前記リセット開始電圧から第２リセット最低電圧Ｖ_ｎｆ２まで下降するランプ波形を印加する第２下降ランプ発生部、及び前記第１電極に順次にスキャンハイ電圧からスキャンロー電圧のスキャンパルスを印加するスキャンパルス発生部を備えるＰＤＰの駆動装置を提供する。ここで、前記維持パルス発生部は、所定の維持電圧の第１電源をスイッチングする第１スイッチを備え、前記第１接地電位印加部は、接地電位の第２電源をスイッチングする第２スイッチを備え、前記上昇ランプ発生部は、前記第１電極と第３電源との間に接続された第１キャパシタ、及び前記第１電極と前記第３電源との間に接続された第３スイッチを備え、前記第１下降ランプ発生部は、第４電源に接続された第４スイッチ、前記第４スイッチと前記第１電極との間に接続されたツェナーダイオード、及び前記第４電源と前記第１電極との間に接続された第５スイッチを具備できる。また、第２下降ランプ発生部は、第２リセット最低電圧を供給する電源に接続されたランプスイッチを具備できる。

本発明のＰＤＰの駆動方法及びその駆動装置によれば、次のような効果がある。

第１に、ＰＤＰの放電セルの初期化が失敗する場合にも、壁電荷の状態が正常的な状態に近接するように調節できるので、ＰＤＰの放電セルの壁電荷の状態を初期化するためのリセット動作の信頼性が向上する。

第２に、放電セルを初期化させるためのリセット区間で、非意図的な強放電が発生する場合に対備して、正常的な壁電荷の状態に類似して設定するための電圧波形を印加することによって、リセット動作の信頼性を向上させ、ＰＤＰの階調表示の信頼性及びコントラストが向上する。

第３に、メインリセット区間と補助リセット区間のうち、強放電が発生する恐れが大きいメインリセット区間のみで、選択的に自己消去放電のためのバイアスパルスを印加することによって、補助リセット区間で自己消去放電によるコントラストの低下が防止される。

第４に、Ｙ電極に印加せねばならないバイアス電圧のための駆動回路と、スキャンロー電圧を印加する駆動回路とが共有される場合には、ＰＤＰの駆動装置の製造コストを低減できる。また、Ｙ電極に印加せねばならないバイアス電圧のための駆動回路と、補助リセット区間の下降ランプパルスを印加するための第２下降ランプ発生部の駆動回路とが共有されることができるので、ＰＤＰの駆動装置の製造コストを低減できる。

以下、本発明の望ましい実施の形態によるＰＤＰの駆動方法の構成及び動作を、添付した図面を参照して詳細に説明する。

本発明によるＰＤＰの駆動方法は、パネルの放電セルの壁電荷状態を制御するために、リセット区間、アドレス区間、及び維持区間を備えるサブフィールドにより階調が表現される駆動方法において、放電セルを初期化させるためのリセット区間で、非意図的な強放電が発生する場合に対備して、正常的な壁電荷の状態に類似して設定するための電圧波形を印加することによって、リセット動作の信頼性を向上させ、ＰＤＰの階調表示の信頼性及びコントラストを向上させる。

図７は、ＰＤＰを示した斜視図である。

図７に示すように、ＰＤＰの第１基板１００と第２基板１０６との間には、アドレス電極ラインＡ_１，Ａ_２，…，Ａ_ｍ、第１及び第２誘電体層１０２，１１０、Ｙ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎ、Ｘ電極ラインＸ_１，Ｘ_２，…，Ｘ_ｎ、蛍光体層１１２、隔壁１１４、及び一酸化マグネシウム（ＭｇＯ）保護層１０４が設けられている。

アドレス電極ラインＡ_１，Ａ_２，…，Ａ_ｍは、第１基板１００に対向する第２基板１０６上に一定のパターンで形成される。第２誘電体層１１０は、アドレス電極ラインＡ_１，Ａ_２，…，Ａ_ｍを覆うように塗布される。第２誘電体層１１０上には、隔壁１１４が、アドレス電極ラインＡ_１，Ａ_２，…，Ａ_ｍと平行した方向に形成される。この隔壁１１４は、各放電セルの放電領域を区画し、各放電セルの間の光学的干渉を防止する機能を備える。蛍光体層１１２は、隔壁１１４の間でアドレス電極ラインＡ_１，Ａ_２，…，Ａ_ｍ上の第２誘電体層１１０上に塗布され、順次に赤色発光蛍光体層、緑色発光蛍光体層、青色発光蛍光体層が配置される。

Ｘ電極ラインＸ_１，Ｘ_２，…，Ｘ_ｎ及びＹ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎは、アドレス電極ラインＡ_１，Ａ_２，…，Ａ_ｍと直交するように、第２基板１０６に対向する第１基板１００上に一定のパターンで形成される。各交差点は、相応する放電セルを設定する。各Ｘ電極ラインＸ_１，Ｘ_２，…，Ｘ_ｎ及び各Ｙ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎは、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などのような透明な導電性材質の透明電極Ｘ_ｎａ，Ｙ_ｎａと、伝導度を高めるための金属電極Ｘ_ｎｂ，Ｙ_ｎｂと、が結合して形成されることができる。第１誘電体層１０２は、Ｘ電極ラインＸ_１，Ｘ_２，…，Ｘ_ｎ及びＹ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎを覆うように全面塗布されて形成される。強い電界からパネルを保護するための保護層１０４、例えばＭｇＯ層は、第１誘電体層１０２を覆うように全面塗布されて形成される。放電空間１０８には、プラズマ形成用のガスが密封される。

ＰＤＰに一般的に適用される駆動方式は、リセット、アドレス、及び維持放電段階を単位サブフィールドで順次に行わせる方式である。リセット段階では、駆動される放電セルの電荷状態が均一になる。アドレス段階では、選択される放電セルの電荷状態及び選択されていない放電セルの電荷状態が設定される。維持放電段階では、選択された放電セルで維持放電が行われる。この際、維持放電を行う放電セルのプラズマ形成用のガスからプラズマが形成され、このプラズマからの紫外線放射によって、前記放電セルの蛍光層が励起されて光が発生する。

本発明によるＰＤＰの駆動方法は、前記構造のＰＤＰに限定されるものではなく、リセット区間を有するあらゆる駆動波形により駆動されるＰＤＰに適用可能であるという点に留意せねばならない。

図８は、ＰＤＰの一般的な駆動装置を示すブロック図である。

図８に示すように、ＰＤＰの通常的な駆動装置は、映像処理部２００、論理制御部２０２、アドレス駆動部２０６、Ｘ駆動部２０８、及びＹ駆動部２０４を備える。映像処理部２００は、外部アナログ映像信号をデジタル信号に変換して、内部映像信号、例えば、それぞれ８ビットのＲ、Ｇ、及びＢ映像データ、クロック信号、ならびに、垂直及び水平同期信号を発生させる。論理制御部２０２は、映像処理部２００からの内部映像信号によって、駆動制御信号Ｓ_Ａ，Ｓ_Ｙ，Ｓ_Ｘを発生させる。アドレス駆動部２０６は、論理制御部２０２からの駆動制御信号Ｓ_Ａ，Ｓ_Ｙ，Ｓ_Ｘのうち、アドレス信号Ｓ_Ａを処理して表示データ信号を発生させ、発生した表示データ信号をアドレス電極ラインに印加する。Ｘ駆動部２０８は、論理制御部２０２からの駆動制御信号Ｓ_Ａ，Ｓ_Ｙ，Ｓ_Ｘのうち、Ｘ駆動制御信号Ｓ_Ｘを処理してＸ電極ラインに印加する。Ｙ駆動部２０４は、論理制御部２０２からの駆動制御信号Ｓ_Ａ，Ｓ_Ｙ，Ｓ_Ｘのうち、Ｙ駆動制御信号Ｓ_Ｙを処理してＹ電極ラインに印加する。

図９は、本発明の一実施の形態によるＰＤＰの駆動信号を説明するためのタイミング図である。以下では、第４サブフィールドＳＦ４のリセット区間ＰＲ４では、メインリセットが印加され、第５サブフィールドＳＦ５のリセット区間ＰＲ５では、補助リセットが印加されることを基準として説明する。しかし、これは、説明の便宜のためのものであり、本発明の範囲がそれに限定されるものではないという点に留意せねばならない。

図９に示すように、第４サブフィールドのメインリセット区間ＰＲ４では、あらゆるグループの走査ラインについてリセットパルスを印加して、強制的に書き込み放電を行うことによって、全体セルの壁電荷状態を初期化する。アドレス区間ＰＡ４に入る前にリセット区間ＰＲ４が行われ、これは、全画面にわたって行うので、非常に均一であり、かつ所望の分布の壁電荷配置を作ることができる。リセット区間ＰＲ４により初期化されたセルは、セル内部の壁電荷条件がいずれも類似して形成される。

本発明のリセット区間ＰＲ４では、Ｙ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎに上昇ランプ波形のパルス（区間ｔ_２〜ｔ_３）の印加による第１初期化放電、及び下降ランプ波形のパルス（区間ｔ_３〜ｔ_３１）の印加による第２初期化放電を経る。第１初期化放電は、Ｙ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎになだらかな傾度を有した上昇ランプパルス（区間ｔ_２〜ｔ_３）が印加されつつ、弱放電が発生すると同時に、Ｙ電極の近辺（すなわち、Ｙ電極上の誘電体層）に多量の負極性電荷が蓄積される現象をいう。第１初期化放電にかかる時間ｔ_２〜ｔ_３を減らすために、上昇ランプパルスは、所定のリセット開始電圧である第１電圧Ｖ_Ｓから印加されることができる。以後に、上昇ランプパルスは、最も高い電位であるリセット最高電圧Ｖ_ＳＥＴ＋Ｖ_Ｓまで上昇する。

そして、第２初期化放電では、Ｙ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎに下降ランプ波形のパルスが印加されつつ、Ｙ電極の近辺（すなわち、Ｙ電極上の誘電体層）に蓄積されている負電荷の一部が放出されつつ弱放電が発生する。第２初期化放電によって、Ｙ電極の近辺には、一括的にアドレス放電が発生するのに適当な量の負電荷が残留する。この際、Ｙ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎに印加される下降ランプパルスは、強放電が発生しない程度のなだらかな傾度を有さねばならない。下降ランプパルスは、第２初期化放電の期間ｔ_３〜ｔ_３１を短縮させるために、前記最も高い電位であるリセット最高電圧Ｖ_ＳＥＴ＋Ｖ_Ｓから、所定のリセット開始電圧である第１電圧Ｖ_Ｓまで電圧を下降させた後に印加されることが望ましい。

メインリセット区間ＰＲ４が行われた後で、アドレス区間ＰＡ４（ｔ_４〜ｔ_５）が行われる。この際、アドレス期間ＰＡには、アドレス電極ラインＡ_１，Ａ_２，…，Ａ_ｍにアドレスデータが印加されると同時に、Ｙ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎには、順次にスキャンハイ電圧Ｖ_ＳＣ−Ｈからスキャンロー電圧Ｖ_ＳＣ−Ｌのスキャンパルスが印加される。すなわち、表示されるセル位置で、Ｙ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎ及びアドレス電極ラインＡ_１，Ａ_２，…，Ａ_ｍを同時にターンオンさせることによって、アドレス放電が発生して、表示セルが選択される。アドレス区間ＰＡ４で、アドレス放電は、表示データ信号の電圧Ｖ_ａ、及びアドレス電極の近辺に蓄積された正電荷による電位から、Ｙ電極に加わる走査パルスのスキャンロー電圧Ｖ_ＳＣ−Ｌ、及びＹ電極の近辺に蓄積されていた負電荷による電位を差し引いたエネルギー（すなわち、あらゆる電位の絶対値の和）によって発生する。

アドレス区間ＰＡ４が行われた後で、Ｘ電極ラインＸ_１，Ｘ_２，…，Ｘ_ｎ及びＹ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎに維持パルスを交互に印加して、維持放電期間ＰＳ（ｔ_５〜ｔ_６）が行われる。維持放電期間ＰＳ中に、アドレス電極Ａ_１、Ａ_２，…，Ａ_ｍには、ローレベル（接地電位）の電圧Ｖ_Ｇが印加される。ＰＤＰで輝度は、維持放電パルスの数によって調整される。一つのサブフィールド、または一つのＴＶフィールドでの維持放電パルスの数が多ければ、輝度が増加する。

しかし、第２初期化放電で強放電が起きる誤りが発生した場合には、Ｙ電極上には、負電荷ではない正電荷が蓄積され、Ｙ電極上に正電荷が蓄積された放電セルでは、アドレス区間で、選択されていないセルでも、Ｙ電極上の正電荷が維持放電区間で壁電圧効果を発生させるので、維持放電が起きるという問題点が発生する。

したがって、本発明によるＰＤＰの駆動方法では、メインリセット区間ＰＲ４で強放電が発生して、Ｙ電極上に蓄積された正電荷を消去させるために、図９の区間ｔ_３１〜ｔ_３２でＹ電極Ｙ_１〜Ｙ_ｎに、Ｘ電極Ｘ_１〜Ｘ_ｎに対する電位差を大きくするバイアス電圧−Ｖ_ｅａが付加された底電圧Ｖ_ｎｆ１＋Ｖ_ｅａを印加させることによって、自己消去放電が可能な壁電荷状態を設定した後、区間ｔ_３２〜ｔ_４でＸ電極Ｘ_１〜Ｘ_ｎ及びＹ電極Ｙ_１〜Ｙ_ｎに同一な電圧を印加して、壁電荷を互いに自己消去させて中和させる。

一方、補助リセット区間ＰＲ５では、強放電が発生する可能性が少ないので、メインリセット区間ＰＲ４と異なり、自己消去放電及び中和過程が不要である。したがって、第５サブフィールドの補助リセット区間ＰＲ５では、第２リセット最低電圧Ｖｎｆ２でバイアス電圧−Ｖ_ｅａを印加しない。ここで、第２リセット最低電圧Ｖ_ｎｆ２は、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａと同一な大きさ、または異なる大きさを有することができる。第２リセット最低電圧Ｖ_ｎｆ２が、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａと同一な大きさを有する場合には、回路素子を共有できるので、駆動装置の製造コストを低減できる。

本発明のＰＤＰの駆動方法において、メインリセット区間ＰＲ４では、アドレス電極、Ｙ電極、及びＸ電極の壁電荷が初期化され、Ｙ電極とＸ電極との間に強放電が発生した場合には、自己消去放電が発生し、補助リセット区間ＰＲ５では、自己消去放電が発生しない。アドレス区間ＰＡ４，ＰＡ５では、Ｙ電極に順次にスキャンハイ電圧からスキャンロー電圧のスキャンパルスが印加されるとき、アドレス電極にアドレスデータが印加されて放電セルが選択され、維持放電区間ＰＳ４，ＰＳ５で、Ｙ電極及びＸ電極に維持電圧を有したパルスが交互に印加されて、選択された放電セルのみで維持放電が発生する。

特に、メインリセット区間ＰＲ４では、Ｙ電極にリセット開始電圧Ｖ_Ｓから、上昇ランプ波形のパルスがリセット最高電圧Ｖ_ＳＥＴ＋Ｖ_Ｓまで印加された後、下降ランプ波形のパルスが第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａまで印加され、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａでＹ電極に、Ｘ電極に対する電位差を大きくするバイアス電圧−Ｖ_ｅａが印加される。そして、バイアス電圧−Ｖ_ｅａの大きさは、下降ランプ波形のパルスが印加される途中で強放電が発生した場合に、Ｙ電極に蓄積された正極性壁電荷とバイアス電圧−Ｖ_ｅａによって蓄積された正極性壁電荷との和によって形成されるＹ電極の電圧＋ΔＶＹと、Ｘ電極に蓄積された負極性壁電荷によって形成されるＸ電極の電圧−ΔＶＸとの差を放電開始電圧より大きくする。

そして、メインリセットを経るサブフィールドでは、Ｙ電極にバイアス電圧−Ｖ_ｅａが印加された後、Ｙ電極及びＸ電極に同一な電位の中和電圧が印加される。中和電圧は、接地電圧Ｖ_Ｇであることが望ましい。中和電圧が印加されれば、Ｙ電極に蓄積された正極性壁電荷とＸ電極に蓄積された負極性壁電荷との間に、自己消去放電が発生する。

図１０は、本発明の第１の実施の形態によるＰＤＰの駆動信号を説明するためのタイミング図であり、図１２は、本発明によるＰＤＰの駆動方法で利用される自己消去放電の原理を説明する概念図である。以下で、図１０及び図１１を参照して、本発明によるＰＤＰの駆動方法を説明する。図１０及び図１１では、第４サブフィールドＳＦ４及び第５サブフィールドＳＦ５のみが示されているが、本発明が、前記サブフィールドに限定されるものではないという点に留意せねばならない。また、電極と電極ラインが混用され、単数及び複数で混用されることがあるが、これは、説明の便宜上混用されるものであり、本発明がそれに限定されるものではないという点に留意せねばならない。

例えば、図１０の第４サブフィールドＳＦ４のメインリセット区間ＰＲ４の区間ｔ_３〜ｔ_３１で、Ｘ電極Ｘ_１〜Ｘ_ｎには、正極性のＸバイアス電圧Ｖ_ｅが印加され、Ｙ電極Ｙ_１〜Ｙ_ｎには、下降ランプ波形の電圧が第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａまで印加される。下降ランプ波形の電圧が印加されたことにもかかわらず、強放電が発生した場合、図１２のように、Ｙ電極Ｙ_１〜Ｙ_ｎ上には、正電荷が蓄積され、Ｘ電極Ｘ_１〜Ｘ_ｎ上には、負電荷が蓄積される。

下降ランプ波形の電圧が、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａに達すれば、Ｙ電極には、Ｘ電極との電位差をさらに大きくするバイアス電圧−Ｖ_ｅａが追加される。すなわち、区間ｔ_３１〜ｔ_３２で、Ｙ電極Ｙ_１〜Ｙ_ｎに、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａよりバイアス電圧−Ｖ_ｅａほどの電圧がさらに低い底電圧Ｖ_ｎｆ１が印加される。これにより、強放電によって、Ｙ電極Ｙ_１〜Ｙ_ｎ上に蓄積された正電荷に加えて、バイアス電圧−Ｖ_ｅａによって追加的に正電荷が蓄積される。そして、Ｘ電極Ｘ_１〜Ｘ_ｎ上には、Ｙ電極Ｙ_１〜Ｙ_ｎとの電位差によって、追加的に負電荷が蓄積される。

したがって、区間ｔ_３１〜ｔ_３２で蓄積される壁電荷は、下降ランプ区間ｔ_３〜ｔ_３１で発生する強放電により蓄積された壁電荷より多くなる。その壁電荷の量は、Ｘ電極Ｘ_１〜Ｘ_ｎに蓄積される負極性壁電荷による電圧を−ΔＶＸ、Ｙ電極Ｙ_１〜Ｙ_ｎに蓄積される正極性壁電荷による電圧を＋ΔＶＹとすれば、Ｘ電極とＹ電極との電圧差ΔＶＹ＋ΔＶＸは、放電開始電圧Ｖ_ｆより大きくなる程度である。すなわち、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａで、Ｙ電極Ｙ_１〜Ｙ_ｎに追加的に印加されるバイアス電圧−Ｖ_ｅａは、リセット区間で強放電が発生した非正常状態で、追加的に付加された壁電荷によるＸ電極Ｘ_１〜Ｘ_ｎとＹ電極Ｙ_１〜Ｙ_ｎとの電圧差ΔＶＹ＋ΔＶＸが、放電開始電圧Ｖ_ｆより大きくなる程度である。

次いで、区間ｔ_３２〜ｔ_４で、Ｘ電極Ｘ_１〜Ｘ_ｎ及びＹ電極Ｙ_１〜Ｙ_ｎに同一な電圧を印加して、Ｘ電極Ｘ_１〜Ｘ_ｎとＹ電極Ｙ_１〜Ｙ_ｎとの電位差を０とすれば、自己消去放電が発生して、Ｘ電極Ｘ_１〜Ｘ_ｎとＹ電極Ｙ_１〜Ｙ_ｎの壁電荷が中和される。これにより、メインリセット区間ＰＲ４で強放電が発生した場合、Ｙ電極Ｙ_１〜Ｙ_ｎ上に蓄積された正電荷が消去され、正常的なリセットを経た放電セルの壁電荷状態に近くなる。したがって、本発明によるＰＤＰの駆動方法によれば、メインリセット区間ＰＲ４で強放電が発生した場合に、アドレス区間ＰＡ４で選択されていないセルが、維持放電区間で維持放電を起こす現象を防止できる。

そして、Ｘ電極及びＹ電極に中和電圧が印加される間には、Ｘ電極Ｘ_１〜Ｘ_ｎに印加されるＸバイアス電圧Ｖ_ｅは、その大きさが中和電圧と同一ではない限り印加されない。但し、第５サブフィールドＳＦ５の補助リセット区間ＰＲ５では、Ｙ電極に中和電圧が印加されないので、Ｘ電極に印加されるＸバイアス電圧Ｖ_ｅは、印加され続けてもよい。

一方、維持放電区間で印加される維持電圧Ｖ_Ｓを有した維持パルスは、リセット区間で自己消去放電が発生した場合、維持放電が発生しない大きさを有さねばならない。リセット区間で自己消去放電が発生した場合にも、Ｘ電極及びＹ電極上には、微量の壁電荷が残存するが、維持電圧Ｖ_Ｓが高過ぎれば、維持電圧Ｖ_Ｓと壁電荷による電圧＋ΔＶＹとが、放電開始電圧より大きくなるためである。

そして、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａでＹ電極に印加されるバイアス電圧−Ｖ_ｅａは、前記バイアス電圧によって蓄積される正極性壁電荷が、Ｙ電極に強放電が発生していない場合に蓄積された多量の負極性壁電荷を相殺することにより、アドレス区間ＰＡ４でアドレス放電が発生しなくなる電圧よりは高くなければならない。メインリセット動作が正常的に行われた場合にも、Ｙ電極上の負極性壁電荷を相殺し過ぎれば、アドレス放電の信頼性を害することがあるためである。

第５サブフィールドＳＦ５の補助リセット区間ＰＲ５では、強放電が発生する可能性が少ないので、メインリセット区間ＰＲ４と異なり、自己消去放電及び中和過程が不要である。したがって、第５サブフィールドの補助リセット区間ＰＲ５では、区間ｔ_８１〜ｔ_９で第２リセット最低電圧Ｖ_ｎｆ２に加えて、バイアス電圧−Ｖ_ｅａを印加しない。ここで、区間ｔ_８１〜ｔ_９での第２リセット最低電圧Ｖ_ｎｆ２は、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａと同一な大きさ、または異なる大きさを有することができる。第２リセット最低電圧Ｖ_ｎｆ２が、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａと同一な大きさを有する場合には、回路素子を共有できるので、駆動装置の製造コストを低減できる。

一方、図１１は、本発明の第２の実施の形態によるＰＤＰの駆動信号を説明するためのタイミング図である。図１１のタイミング図が印加される駆動方法を有する第２の実施の形態は、メインリセット区間ＰＲ４の下降ランプパルスが印加された後の区間ｔ_３１〜ｔ_３２で印加される底電圧が、スキャンロー電圧Ｖ_ＳＣ−Ｌと同一であることが特徴である。

例えば、図１１のサブフィールドのメインリセット区間ＰＲ４の区間ｔ_３〜ｔ_３１で、Ｘ電極Ｘ_１〜Ｘ_ｎには、正極性のＸバイアス電圧Ｖ_ｅが印加され、Ｙ電極Ｙ_１〜Ｙ_ｎには、下降ランプ波形の電圧が第１リセット最低電圧Ｖ_ＳＣ−Ｌ＋Ｖ_ｅａまで印加される。第１リセット最低電圧Ｖ_ＳＣ−Ｌ＋Ｖ_ｅａは、スキャンロー電圧Ｖ_ＳＣ−Ｌよりバイアス電圧の大きさＶ_ｅａほど高い電位を有する。すなわち、Ｙ電極に印加されるバイアス電圧の大きさＶ_ｅａは、第１リセット最低電圧Ｖ_ＳＣ−Ｌ＋Ｖ_ｅａからスキャンロー電圧Ｖ_ＳＣ−Ｌを差し引いた値である。

下降ランプ波形の電圧が印加されたことにもかかわらず、強放電が発生した場合、図１２のように、Ｙ電極Ｙ_１〜Ｙ_ｎ上には、正電荷が蓄積され、Ｘ電極Ｘ_１〜Ｘ_ｎ上には、負電荷が蓄積される。

下降ランプ波形の電圧が第１リセット最低電圧Ｖ_ＳＣ−Ｌ＋Ｖ_ｅａに達すれば、Ｙ電極には、Ｘ電極との電位差をさらに大きくするバイアス電圧−Ｖ_ｅａが追加される。すなわち、区間ｔ_３１〜ｔ_３２で、Ｙ電極Ｙ_１〜Ｙ_ｎに、第１リセット最低電圧Ｖ_ＳＣ−Ｌ＋Ｖ_ｅａよりバイアス電圧−Ｖ_ｅａほどの電圧がさらに低い底電圧Ｖ_ＳＣ−Ｌが印加される。これにより、強放電によって、Ｙ電極Ｙ_１〜Ｙ_ｎ上に蓄積された正電荷に加えて、バイアス電圧−Ｖ_ｅａによって追加的に正電荷が蓄積される。そして、Ｘ電極Ｘ_１〜Ｘ_ｎ上には、Ｙ電極Ｙ_１〜Ｙ_ｎとの電位差によって追加的に負電荷が蓄積される。

したがって、区間ｔ_３１〜ｔ_３２で蓄積される壁電荷は、下降ランプ区間ｔ_３〜ｔ_３１で発生する強放電により蓄積された壁電荷より多くなる。その壁電荷の量は、Ｘ電極Ｘ_１〜Ｘ_ｎに蓄積される負極性壁電荷による電圧を−ΔＶＸ、Ｙ電極Ｙ_１〜Ｙ_ｎに蓄積される正極性壁電荷による電圧を＋ΔＶＹとすれば、Ｘ電極とＹ電極との電圧差ΔＶＹ＋ΔＶＸは、放電開始電圧Ｖ_ｆより大きくなる程度である。すなわち、第１リセット最低電圧Ｖ_ＳＣ−Ｌ＋Ｖ_ｅａで、Ｙ電極Ｙ_１〜Ｙ_ｎに追加的に印加されるバイアス電圧−Ｖ_ｅａは、リセット区間で強放電が発生した非正常状態で、追加的に付加された壁電荷によるＸ電極Ｘ_１〜Ｘ_ｎとＹ電極Ｙ_１〜Ｙ_ｎとの電圧差ΔＶＹ＋ΔＶＸが、放電開始電圧Ｖ_ｆより大きくなる程度である。

次いで、区間ｔ_３２〜ｔ_４で、Ｘ電極Ｘ_１〜Ｘ_ｎ及びＹ電極Ｙ_１〜Ｙ_ｎに同一な電圧を印加して、Ｘ電極Ｘ_１〜Ｘ_ｎとＹ電極Ｙ_１〜Ｙ_ｎとの電位差を０とすれば、自己消去放電が発生して、Ｘ電極Ｘ_１〜Ｘ_ｎとＹ電極Ｙ_１〜Ｙ_ｎの壁電荷が中和される。これにより、リセット区間で強放電が発生した場合、Ｙ電極Ｙ_１〜Ｙ_ｎ上に蓄積された正電荷が消去されて、正常的なリセットを経た放電セルの壁電荷状態に近くなる。したがって、本発明によるＰＤＰの駆動方法によれば、リセット区間で強放電が発生した場合にも、アドレス区間で選択されていないセルが、維持放電区間で維持放電を起こす現象を防止できる。

また、本発明の第２の実施の形態によるＰＤＰの駆動方法によれば、メインリセット区間ＰＲ４でＹ電極Ｙ_１〜Ｙ_ｎに印加せねばならないバイアス電圧−Ｖ_ｅａのための駆動回路と、スキャンロー電圧Ｖ_ＳＣ−Ｌを印加する駆動回路とが共有されることができるので、ＰＤＰの駆動装置の製造コストを低減できる。

一方、前述した本発明によるＰＤＰの駆動方法は、コンピュータで読み取り可能な記録媒体に、コンピュータで読み取り可能なコードとして具現することが可能である。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取られるプログラムやデータが保存されるあらゆる種類の記録装置を含む。コンピュータで読み取り可能な記録媒体の例では、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＣＤ−ＲＯＭ、磁気テープ、ハードディスク、フロッピーディスク、フラッシュメモリ、及び光データ保存装置などがある。ここで、記録媒体に保存されるプログラムとは、特定な結果を得るために、コンピュータなどの情報処理能力を有する装置内で、直接または間接的に使われる一連の指示命令で表現されたものをいう。したがって、コンピュータという用語も、実際に使われる名称の如何にもかかわらず、メモリ、入出力装置、及び演算装置を備えて、プログラムによって特定な機能を行うための情報処理能力を有したあらゆる装置を総括する意味として使われる。パネルを駆動する装置の場合にも、その用途がパネル駆動という特定な分野に限定されたものであるだけであり、その実体においては、一種のコンピュータといえる。

特に、本発明によるＰＤＰの駆動方法は、コンピュータ上でスケマチック、または超高速集積回路ハードウェア記述言語（ＶＨＤＬ）などにより作成され、コンピュータに連結されて、プログラム可能な集積回路、例えばＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）により具現されることができる。前記記録媒体は、このようなプログラム可能な集積回路を含む。

一方、本発明は、前記ＰＤＰの駆動方法を適用できる駆動装置を提供する。

本発明によるＰＤＰの駆動装置は、Ｙ電極及びＸ電極を備えるＰＤＰのＹ電極に、Ｘ電極に対して交互に維持パルスを供給する維持パルス発生部と、Ｙ電極に接地電位を印加する第１接地電位印加部と、Ｙ電極にリセット開始電圧からリセット最高電圧Ｖ_ＳＥＴ＋Ｖ_Ｓまで上昇するランプ波形を印加する上昇ランプ発生部と、Ｙ電極に第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａまで下降するランプ波形を印加し、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａでＹ電極に、前記Ｘ電極に対する電位差を大きくするバイアス電圧−Ｖ_ｅａを印加する第１下降ランプ発生部と、Ｙ電極に、リセット開始電圧から第２リセット最低電圧Ｖ_ｎｆ２まで下降するランプ波形を印加する第２下降ランプ発生部と、Ｙ電極に、順次にスキャンハイ電圧からスキャンロー電圧のスキャンパルスを印加するスキャンパルス発生部と、を備える。

ここで、維持パルス発生部は、所定の維持電圧の第１電源をスイッチングする第１スイッチを備え、第１接地電位印加部は、接地電位の第２電源をスイッチングする第２スイッチを備え、上昇ランプ発生部は、Ｙ電極と第３電源との間に接続された第１キャパシタ、及びＹ電極と前記第３電源との間に接続された第３スイッチを備え、第１下降ランプ発生部は、第１リセット最低電圧を供給する第４電源に接続された第４スイッチ、第４スイッチと前記Ｙ電極との間に接続されたツェナーダイオード、及び第４電源と前記Ｙ電極との間に接続された第５スイッチを備える。

第１下降ランプ発生部のツェナーダイオードと接続されたＹ電極には、第４スイッチがターンオンされれば、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａまで下降するパルスが印加され、第５スイッチがターンオンされれば、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａよりバイアス電圧−Ｖ_ｅａほどＸ電極に対する電位差が大きい第４電源の電圧が印加される。

本発明によるＰＤＰの駆動装置は、Ｘ電極に接地電位を印加する第２接地電位印加部をさらに備え、第４電源の電圧が印加された後、前記第１及び第２接地電位印加部が、接地電位をＹ電極及びＸ電極にそれぞれ供給する。

一実施の形態において、スキャンパルス発生部は、スキャンハイ電圧の第５電源とＹ電極との間に接続された第６スイッチ、及びスキャンロー電圧の第６電源と前記Ｙ電極との間に接続された第７スイッチを備え、第６スイッチがオンを維持する途中で、アドレッシングの瞬間にのみ第６スイッチはオフになり、第７スイッチがターンオンされることができる。

他の実施の形態において、スキャンパルス発生部は、スキャンハイ電圧の第５電源と前記Ｙ電極との間に接続された第６スイッチを備え、第６スイッチがオンを維持する途中で、アドレッシングの瞬間にのみ第６スイッチはオフになり、第１下降ランプ発生部の第５スイッチがオンになり、前記Ｙ電極に前記第４電源の電圧がスキャンロー電圧として印加されることもある。

そして、第２下降ランプ発生部は、第２リセット最低電圧を供給する第７電源に接続された第８スイッチを備えることによって、Ｙ電極に、リセット開始電圧から第２リセット最低電圧Ｖ_ｎｆ２まで下降するランプ波形を印加する。

図１３は、本発明によるＰＤＰの駆動方法を適用できる駆動装置の一実施の形態を示す回路図であって、図９のタイミング図を具現できる回路図である。

図１３の回路図において、キャパシタＣ_ｐは、ＰＤＰのＹ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎとＸ電極ラインＸ_１，Ｘ_２，…，Ｘ_ｎとの間に形成されるパネルキャパシタンスを表した記号である。パネルキャパシタＣ_ｐの第１端には、Ｙ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎ及びそれを駆動するＹ駆動部２０４が接続され、パネルキャパシタＣ_ｐの第２端には、Ｘ電極ラインＸ_１，Ｘ_２，…，Ｘ_ｎ及びそれを駆動するＸ駆動部２０８が接続される。Ｙ駆動部２０４及びＸ駆動部２０８は、それぞれ交互に維持パルスのスイッチングエネルギーを節約するためのエネルギー回収回路（Ｅｎｅｒｇｙ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ：ＥＲＣ）を含むことができる。ＥＲＣに関する事項は、米国特許第４８６６３４９号明細書及び第５６７０９７４号明細書に開示されている。

図１３の左側に分布するＹ駆動部２０４は、第１ないし第８スイッチＭ１〜Ｍ８、キャパシタＣ_ＳＥＴ、Ｃ３、Ｃ４、Ｃ８、及びツェナーダイオードＤ_Ｚなどを備え、図１３の右側に分布するＸ駆動部２０８は、第９ないし第１２スイッチＭ９〜Ｍ１２を備える。

図１３に示すように、パネルキャパシタＣ_ｐの第１端側に接続されたＹ電極ラインＹ_１，Ｙ_２，…，Ｙ_ｎに、メインスイッチＭＭが接続される。そして、Ｙ電極ラインＹ_１〜Ｙ_ｎには、Ｘ電極ラインＸ_１〜Ｘ_ｎについて交互に維持パルスを供給するために、所定の維持電圧Ｖ_Ｓの第１電源をスイッチングする第１スイッチＭ１を備える維持パルス発生部が接続される。そして、Ｙ電極ラインＹ_１〜Ｙ_ｎには、接地電位を印加するために、接地電位Ｖ_Ｇの第２電源をスイッチングする第２スイッチＭ２を備える第１接地電位印加部が接続される。また、Ｙ電極ラインＹ_１〜Ｙ_ｎには、リセット開始電圧Ｖ_Ｓからリセット最高電圧Ｖ_ＳＥＴ＋Ｖ_Ｓまで上昇するランプ波形を印加するために、Ｙ電極ラインと第３電源Ｖ_ＳＥＴとの間に接続された第１キャパシタＣ_ＳＥＴ、及びＹ電極ラインと第３電源Ｖ_ＳＥＴとの間に接続された第３スイッチＭ３を備える上昇ランプ発生部が接続される。

そして、Ｙ電極ラインＹ_１〜Ｙ_ｎには、メインリセット区間ＰＲ４で第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａまで下降するランプ波形を印加し、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａでＹ電極に、Ｘ電極に対する電位差を大きくするバイアス電圧−Ｖ_ｅａを印加するために、底電圧Ｖ_ｎｆ１の第４電源に接続された第４スイッチＭ４、第４スイッチＭ４とＹ電極ラインとの間に接続されたツェナーダイオードＤ_Ｚ、及び第４電源とＹ電極ラインとの間に接続された第５スイッチＭ５を備える第１下降ランプ発生部が接続される。

第１下降ランプ発生部のツェナーダイオードと接続されたＹ電極ラインには、第４スイッチがターンオンされれば、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａまで下降するパルスが印加され、第５スイッチがターンオンされれば、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａよりバイアス電圧−Ｖ_ｅａほど、Ｘ電極に対する電位差が大きい第４電源の電圧Ｖ_ｎｆ１が印加される。

また、Ｙ電極ラインＹ_１〜Ｙ_ｎには、順次にスキャンハイ電圧Ｖ_ＳＣ−Ｈからスキャンロー電圧Ｖ_ＳＣ−Ｌのスキャンパルスを印加するスキャンパルス発生部を備える。図１３の回路図では、スキャンパルス発生部は、スキャンハイ電圧Ｖ_ＳＣ−Ｈの第５電源とＹ電極ラインとの間に接続された第６スイッチＭ６、及びスキャンロー電圧Ｖ_ＳＣ−Ｌの第６電源とＹ電極ラインとの間に接続された第７スイッチＭ７を備え、第６スイッチＭ６がオンを維持する途中で、アドレッシングの瞬間にのみ第６スイッチＭ６はオフになり、第７スイッチＭ７がターンオンされることができる。

また、前記Ｙ電極ラインには、補助リセット区間ＳＦ５で、リセット開始電圧Ｖ_Ｓから第２リセット最低電圧Ｖ_ｎｆ２まで下降するランプ波形を印加するために、第２リセット最低電圧Ｖ_ｎｆ２を供給する第７電源に接続された第８スイッチＭ８を備える第２下降ランプ発生部が接続される。

一方、Ｘ駆動部２０８を見れば、パネルキャパシタＣ_Ｐの第２端に接続されたＸ電極ラインには、接地電位Ｖ_Ｇを印加する第１０スイッチＭ１０を備える第２接地電位印加部が接続される。Ｘ電極ラインには、図９の区間ｔ_１〜ｔ_２のランプ波形の消去パルスを印加するためのスイッチＭ９、区間ｔ_３〜ｔ_５のＸバイアス電圧Ｖ_ｅを印加するためのスイッチＭ１１、及び維持放電区間ｔ_５〜ｔ_６で維持パルスを印加するためのスイッチＭ１２が接続される。

第４電源の電圧Ｖ_ｎｆ１が印加された後、Ｙ電極ライン及びＸ電極ラインの接地電位印加部Ｍ２，Ｍ１０が、接地電位Ｖ_ＧをＹ電極ライン及びＸ電極ラインにそれぞれ供給する。

Ｙ駆動部２０４の第１スイッチＭ１及び第２スイッチＭ２は、維持区間ＰＳでパネルキャパシタＣ_Ｐの第１端であるＹ電極ラインに、維持電圧Ｖ_Ｓと接地電圧Ｖ_Ｇとを交互に印加する役割を行い、第６スイッチＭ６及び第７スイッチＭ７は、アドレス区間ＰＡでパネルキャパシタＣ_Ｐの第１端であるＹ電極ラインに、スキャンハイ電圧Ｖ_ＳＣ−Ｈとスキャンロー電圧Ｖ_ＳＣ−Ｌのうち、いずれか一つを選択的に印加する役割を行う。第３、第４、第８、及び第９スイッチＭ３，Ｍ４，Ｍ８，Ｍ９は、ゲートとソースとの間に連結されたキャパシタＣ３、Ｃ４、Ｃ８、Ｃ９の影響により、ソースとドレインとの間に一定の電流が流れるため、ランプ波形の電圧を通過させる役割を行う。

以下で、図１０の第４サブフィールドＳＦ４で区間ｔ_１〜ｔ_６によって、図１３に開示された回路の動作を説明する。

まず、図１０の第４サブフィールドＳＦ４のリセット区間ＰＲ４で、区間ｔ_１〜ｔ_２で、Ｘ電極ラインに消去パルスを印加するために、Ｘ駆動部２０８では、第１０スイッチＭ１０がオンになっていた状態からターンオフされ、第９スイッチＭ９がターンオンされて、上昇ランプ波形の消去パルスが印加される。この際、Ｙ駆動部２０４では、第２スイッチＭ２及びメインスイッチＭＭのみがオンになり、他のあらゆるスイッチはオフになることによって、パネルキャパシタＣ_ｐの第１端には、接地電位Ｖ_Ｇが印加される。

そして、時点ｔ_２で、Ｘ駆動部２０８では、第１０スイッチＭ１０がターンオンされてＸ電極ラインが接地され、Ｙ駆動部２０４では、上昇ランプパルス開始時点でメインスイッチＭＭがオンを維持し、第２スイッチＭ２がオフになると同時に、第１スイッチＭ１がオンになることによって、パネルキャパシタＣ_ｐの第１端であるＹ電極ラインには、第１電源の電圧Ｖ_Ｓが印加される。次いで、メインスイッチＭＭはオフになり、第３スイッチＭ３がターンオンされる。この際、第１キャパシタＣ_ＳＥＴの第２端は、第３電源の電圧Ｖ_ＳＥＴが予め充電されており、第１スイッチＭ１がオンになっているので、パネルキャパシタＣ_ｐの第１端には、第１電源の電圧Ｖ_Ｓからリセット最高電圧Ｖ_ＳＥＴ＋Ｖ_Ｓまで上昇する上昇ランプ波形のパルスが印加されつつ、放電セルの内部では、第１次初期化放電が起き、Ｙ電極の近辺には、多量の負電荷が蓄積される。この際、上昇ランプ波形のパルス（区間ｔ_２〜ｔ_３）は、強放電が起きず、弱放電が持続的に起きる傾度を有さねばならない。

リセット最高電圧Ｖ_ＳＥＴ＋Ｖ_Ｓが所定時間維持された後、時点ｔ_３で、第１スイッチＭ１がオンになった状態で、第３スイッチＭ３がオフになり、メインスイッチＭＭがオンになることによって、パネルキャパシタＣ_ｐの第１端には、第１電源の電圧Ｖ_Ｓが印加される。

次いで、下降ランプ開始時点で、Ｘ駆動部２０８の第１１スイッチＭ１１がオンになり、Ｘ電極にＸバイアス電圧Ｖ_ｅが印加された状態で、Ｙ駆動部２０４のメインスイッチＭＭがオフになり、第１スイッチＭ１はオフになり、第４スイッチＭ４がオンになることによって（これまで第５スイッチＭ５は、オフになっている状態である）、パネルキャパシタＣ_ｐの第１端には、第１リセット最低電圧である第４電源の電圧Ｖ_ｎｆ１＋Ｖ_ｅａまで下降する下降ランプパルスが印加される。第４スイッチＭ４及びパネルキャパシタＣ_ｐの第１端に介在されたツェナーダイオードＤ_Ｚのツェナー電圧Ｖ_ｅａによって、パネルキャパシタＣ_ｐの第１端には、底電圧Ｖ_ｎｆ１である第４電源の電圧よりツェナー電圧Ｖ_ｅａほど高い電圧が印加される。下降ランプパルスによって、放電セルの内部では、第２次初期化放電が起き、Ｙ電極の近辺には、若干の負電荷が放出されて、あらゆるＹ電極に蓄積される負電荷の量が均一化される。この際、下降ランプ波形のパルス（区間ｔ_３〜ｔ_４）は、強放電が起きず、弱放電が持続的に起きる傾度を有する。

しかし、上昇ランプパルス（区間ｔ_２〜ｔ_３）及び下降ランプパルス（区間ｔ_３〜ｔ_４）で、弱放電ではない強放電が発生すれば、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａに達した時点で、Ｙ電極上には、正電荷が蓄積されるという問題点が発生する。

したがって、バイアス電圧印加の区間ｔ_３１〜ｔ_３２で、第５スイッチＭ５がオンになれば、パネルキャパシタＣ_ｐの第１端であるＹ電極には、第４電源の底電圧Ｖ_ｎｆ１が印加される。これにより、リセット区間で強放電が発生した場合に、図１０のように、強放電によってＹ電極Ｙ_１〜Ｙ_ｎ上に蓄積された正電荷に加えて、バイアス電圧−Ｖ_ｅａによって追加的に正電荷が蓄積される。そして、Ｘ電極Ｘ_１〜Ｘ_ｎ上には、Ｙ電極Ｙ_１〜Ｙ_ｎとの電位差によって追加的に負電荷が蓄積される。したがって、区間ｔ_３１〜ｔ_３２で蓄積される壁電荷は、下降ランプ区間ｔ_３〜ｔ_３１で発生する強放電により蓄積された壁電荷より多くなる。その壁電荷の量は、Ｘ電極Ｘ_１〜Ｘ_ｎに蓄積される負極性壁電荷による電圧を−ΔＶＸ、Ｙ電極Ｙ_１〜Ｙ_ｎに蓄積される正極性壁電荷による電圧を＋ΔＶＹとすれば、Ｘ電極とＹ電極との電圧差ΔＶＹ＋ΔＶＸは、放電開始電圧Ｖ_ｆより大きくなる程度である。すなわち、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａで、Ｙ電極Ｙ_１〜Ｙ_ｎに追加的に印加されるバイアス電圧−Ｖ_ｅａは、リセット区間で強放電が発生した非正常状態で、追加的に付加された壁電荷によるＸ電極Ｘ_１〜Ｘ_ｎとＹ電極Ｙ_１〜Ｙ_ｎとの電圧差ΔＶＹ＋ΔＶＸが、放電開始電圧Ｖ_ｆより大きくなる程度である。

次いで、接地中和区間ｔ_３２〜ｔ_４で、Ｘ駆動部２０８の第１０スイッチＭ１０とＹ駆動部２０４の第２スイッチＭ２とがターンオンされて、Ｘ電極とＹ電極とに接地電位が印加される。このように、Ｘ電極Ｘ_１〜Ｘ_ｎ及びＹ電極Ｙ_１〜Ｙ_ｎに同一な電圧を印加して、Ｘ電極Ｘ_１〜Ｘ_ｎとＹ電極Ｙ_１〜Ｙ_ｎとの電位差を０とすれば、自己消去放電が発生して、Ｘ電極Ｘ_１〜Ｘ_ｎとＹ電極Ｙ_１〜Ｙ_ｎの壁電荷が中和される。これにより、リセット区間で強放電が発生した場合、Ｙ電極Ｙ_１〜Ｙ_ｎ上に蓄積された正電荷が消去されて、正常的なリセットを経た放電セルの壁電荷状態に近くなる。したがって、本発明によるＰＤＰの駆動方法によれば、リセット区間で強放電が発生した場合にも、アドレス区間で選択されていないセルが、維持放電区間で維持放電を起こす現象を防止できる。

次いで、アドレス区間ＰＡ４では、複数のＹ電極ラインにおいて、順次に第６スイッチＭ６及び第７スイッチＭ７が選択的にターンオンされて、スキャンハイ電圧Ｖ_ＳＣ−Ｈ及びスキャンロー電圧Ｖ_ＳＣ−Ｌによるスキャンパルスが印加される。そして、維持放電区間ＰＳ４では、メインスイッチＭＭがターンオンされた状態で、Ｙ駆動部２０４の第１スイッチＭ１及び第２スイッチＭ２が交互にターンオンされ、Ｘ駆動部２０８の第１０スイッチＭ１０及び第１２スイッチＭ１２が交互にターンオンされることによって、Ｙ電極とＸ電極との間で交互に維持放電が発生する。

そして、第５サブフィールドＳＦ５の補助リセット区間ＰＲ５では、第４サブフィールドＳＦ４のような上昇ランプパルス（区間ｔ_２〜ｔ_３）が存在せず、所定の電圧（例えば、維持電圧Ｖ_Ｓ）が維持ｔ_７〜ｔ_８された後で下降する下降ランプパルス（区間ｔ_８〜ｔ_８１）のみが存在する。

まず、図１０の第５サブフィールドＳＦ５のリセット区間ＰＲ５で、区間ｔ_６〜ｔ_７でＸ電極ラインに消去パルスを印加するために、Ｘ駆動部２０８では、第１０スイッチＭ１０がオンになっていた状態からターンオフされ、第９スイッチＭ９がターンオンされる。この際、Ｙ駆動部２０４では、第２スイッチＭ２及びメインスイッチＭＭのみがオンになり、他のあらゆるスイッチはオフになることによって、パネルキャパシタＣ_ｐの第１端には、接地電位Ｖ_Ｇが印加される。

そして、時点ｔ_７で、Ｘ駆動部２０８では、第１０スイッチＭ１０がターンオンされてＸ電極ラインが接地され、Ｙ駆動部２０４では、上昇ランプパルス開始時点でメインスイッチＭＭがオンを維持し、第２スイッチＭ２がオフになると同時に、第１スイッチＭ１がオンになることによって、パネルキャパシタＣ_ｐの第１端であるＹ電極ラインには、第１電源の電圧Ｖ_Ｓが印加される。次いで、第１電源の電圧Ｖ_Ｓが所定時間ｔ_７〜ｔ_８の間に維持された後、下降ランプ開始時点ｔ８で、Ｘ駆動部２０８の第１０スイッチＭ１０はターンオフされ、第１１スイッチＭ１１がターンオンされ、Ｘ電極にＸバイアス電圧Ｖ_ｅが印加された状態で、Ｙ駆動部２０４の第１スイッチＭ１はオフになり、第８スイッチＭ８がオンになることによって、パネルキャパシタＣ_ｐの第１端には、第２リセット最低電圧である第７電源の電圧Ｖ_ｎｆ２まで下降する下降ランプパルスが、区間ｔ_８〜ｔ_８１の間に印加される。下降ランプパルスによって、放電セルの内部では、初期化放電が起き、Ｙ電極の近辺には、既に以前のサブフィールドで蓄積されていた多量の負電荷のうち、若干の負電荷が放出されて、あらゆるＹ電極に蓄積される負電荷の量が均一化される。この際、補助リセット区間ＰＲ５の下降ランプ波形のパルス（区間ｔ_８〜ｔ_８１）は、強放電が起きず、弱放電が持続的に起きる傾度を有する。補助リセット区間ＰＲ５では、メインリセット区間ＰＲ４の上昇ランプパルスが印加されないので、Ｙ電極に相対的に負電荷が少なく蓄積されるため、メインリセット区間ＰＲ４に対して強放電が発生する恐れがほとんどない。したがって、補助リセット区間ＰＲ５では、下降ランプパルスが第２リセット最低電圧Ｖ_ｎｆ２に達しても、追加的なバイアス電圧をＹ電極に印加しなくてもよい。したがって、メインリセット区間ＰＲ４を有した第４サブフィールドＳＦ４のように、Ｘ電極とＹ電極との間の接地中和区間ｔ_３２〜ｔ_４を有する必要がない。

このように、本発明によれば、メインリセット区間と補助リセット区間のうち、強放電が発生する恐れが大きいメインリセット区間のみで、選択的に自己消去放電のためのバイアスパルスを印加することによって、補助リセット区間で自己消去放電によるコントラストの低下が防止される。

次いで、アドレス区間ＰＡ５では、複数のＹ電極ラインにおいて、順次に第６スイッチＭ６及び第７スイッチＭ７が選択的にターンオンされて、スキャンハイ電圧Ｖ_ＳＣ−Ｈ及びスキャンロー電圧Ｖ_ＳＣ−Ｌによるスキャンパルスが印加される。そして、維持放電区間ＰＳ５では、Ｙ駆動部２０４の第１スイッチＭ１及び第２スイッチＭ２が交互にターンオンされ、Ｘ駆動部２０８の第１０スイッチＭ１０及び第１２スイッチＭ１２が交互にターンオンされることによって、Ｙ電極とＸ電極との間で交互に維持放電が発生する。

図１４は、本発明によるＰＤＰの駆動方法を適用できる駆動装置の他の実施の形態を示す回路図であって、図１１のタイミング図を具現できる回路図である。

図１４の回路図は、第７スイッチＭ７が省略されており、第４電源の電圧がスキャンロー電圧Ｖ_ＳＣ−Ｌと同一であるという点で、図１３の回路と相異なる。図１４の回路図を有した駆動装置によれば、リセット区間ＰＲ４の下降ランプパルスが印加された後の電荷蓄積区間ｔ_３１〜ｔ_３２で印加される底電圧が、スキャンロー電圧Ｖ_ＳＣ−Ｌと同一になる。

図１４の回路を備える駆動装置において、スキャンパルス発生部は、スキャンハイ電圧Ｖ_ＳＣ−Ｈの第５電源とＹ電極ラインとの間に接続された第６スイッチＭ６を備え、第６スイッチがオンを維持する途中で、アドレッシングの瞬間にのみ第６スイッチＭ６はターンオフされ、第１下降ランプ発生部の第５スイッチＭ５がターンオンされることによって、第４電源の電圧がスキャンロー電圧Ｖ_ＳＣ−Ｌとして印加されることができる。

図１４の回路を備える駆動装置によれば、Ｙ電極Ｙ_１〜Ｙ_ｎに印加せねばならないバイアス電圧−Ｖ_ｅａのための駆動回路と、スキャンロー電圧Ｖ_ＳＣ−Ｌを印加する駆動回路とが共有されることができるので、ＰＤＰの駆動装置の製造コストを低減できる。

図１５は、本発明によるＰＤＰの駆動方法を適用できる駆動装置のさらに他の実施の形態を示す回路図であって、第２リセット最低電圧Ｖ_ｎｆ２の電位が、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａの電位と同一な場合を具現できる回路図である。

図１５の回路図は、第７スイッチＭ７が省略されており、第４電源の電圧がスキャンロー電圧Ｖ_ＳＣ−Ｌと同一であり、また、第７電源及び第８スイッチＭ８が省略されているという点で、図１３の回路と相異なる。図１５の回路図を有した駆動装置によれば、メインリセット区間ＰＲ４の下降ランプパルスが印加された後の電荷蓄積区間ｔ_３１〜ｔ_３２で印加される底電圧が、スキャンロー電圧Ｖ_ＳＣ−Ｌと同一であり、また、補助リセット区間ＰＲ５の下降ランプパルスが第２リセット最低電圧Ｖ_ｎｆ２に達するときの電位が、第１リセット最低電圧Ｖ_ｎｆ１＋Ｖ_ｅａの電位と同一な場合を具現できる回路図である。

図１５の回路を備える駆動装置において、Ｙ電極にリセット開始電圧Ｖ_Ｓから第２リセット最低電圧Ｖ_ｎｆ２まで下降するランプ波形を印加する第２下降ランプ発生部は、第１下降ランプ発生部と類似している。この場合、補助リセット区間ＰＲ５の第２リセット最低電圧Ｖ_ｎｆ２と、第４サブフィールドのメインリセット区間ＰＲ４の底電圧Ｖ_ｎｆ２またはＶ_ＳＣ−Ｌとの電位差ΔＶ_Ｚは、バイアス電圧の大きさＶ_ｅａと同一である。すなわち、第２下降ランプ発生部は、第１下降ランプ発生部の第５スイッチＭ５を第１下降ランプ発生部と共有できる。したがって、図１５の回路を備える駆動装置によれば、Ｙ電極Ｙ_１〜Ｙ_ｎに印加せねばならないバイアス電圧−Ｖ_ｅａのための駆動回路と、補助リセット区間ＰＲ５の下降ランプパルスを印加するための第２下降ランプ発生部の駆動回路とが共有されることができるので、ＰＤＰの駆動装置の製造コストを低減できる。

図１５の回路を備える駆動装置において、スキャンパルス発生部は、スキャンハイ電圧Ｖ_ＳＣ−Ｈの第５電源とＹ電極ラインとの間に接続された第６スイッチＭ６を備え、第６スイッチがオンを維持する途中で、アドレッシングの瞬間にのみ第６スイッチＭ６はターンオフされ、第１下降ランプ発生部の第５スイッチＭ５がターンオンされることによって、第４電源の電圧がスキャンロー電圧Ｖ_ＳＣ−Ｌとして印加されることができる。したがって、図１５の回路を備える駆動装置によれば、Ｙ電極Ｙ_１〜Ｙ_ｎに印加せねばならないバイアス電圧−Ｖ_ｅａのための駆動回路と、スキャンロー電圧Ｖ_ＳＣ−Ｌを印加する駆動回路とが共有されることができるので、ＰＤＰの駆動装置の製造コストを低減できる。

以上、図面と明細書で最適の実施の形態が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施の形態が可能であるという点を理解できるであろう。従って、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。

本発明は、以上で説明され、図面に表現された例示に限定されるものではない。前述した実施の形態により教わった当業者であれば、特許請求の範囲に記載された本発明の範囲及び目的内で、置換、消去、併合などによって前述した実施の形態について多くの変形が可能である。

本発明は、リセット動作が行われるディスプレイ装置に適用できる。

ＰＤＰの電極配置を簡略に示す平面図である。 ＰＤＰのＹ電極ラインについての通常的なアドレス・ディスプレイ分離の駆動方法を示すタイミング図である。 ＰＤＰの駆動信号の一例を説明するためのタイミング図である。 正常的なリセット放電が発生する場合の壁電荷の状態図である。 正常的なリセット放電が発生した後で、選択されたセルでアドレス放電が発生する場合を示す壁電荷の状態図である。 正常的なリセット放電が発生した後で、選択されたセルで維持放電が発生する場合を示す壁電荷の状態図である。 非正常的なリセット放電が発生する場合の壁電荷の状態図である。 非正常的なリセット放電が発生した後で、非選択のセルの非正常的な壁電荷の状態を示す壁電荷の状態図である。 非正常的なリセット放電が発生した後で、非選択のセルで維持放電が発生する場合を示す壁電荷の状態図である。 メインリセット波形のリセット区間と補助リセット波形のリセット区間とが混用される駆動方法を示すタイミング図である。 ＰＤＰを示す斜視図である。 ＰＤＰの一般的な駆動装置を示すブロック図である。 本発明によるＰＤＰの駆動信号を説明するためのタイミング図である。 本発明の第１の実施の形態によるＰＤＰの駆動信号を説明するためのタイミング図である。 本発明の第２の実施の形態によるＰＤＰの駆動信号を説明するためのタイミング図である。 本発明によるＰＤＰの駆動方法で利用される自己消去放電の原理を説明する概念図である。 本発明によるＰＤＰの駆動方法を適用できる駆動装置の一実施の形態を示す回路図である。 本発明によるＰＤＰの駆動方法を適用できる駆動装置の一実施の形態を示す回路図である。 本発明によるＰＤＰの駆動方法を適用できる駆動装置の一実施の形態を示す回路図である。

符号の説明

２００ 映像処理部、
２０２ 論理制御部、
２０４ Ｙ駆動部、
２０６ アドレス駆動部、
２０８ Ｘ駆動部。

Claims (19)

1. アドレス電極、前記アドレス電極に交差する第１電極及び第２電極を備えるプラズマディスプレイパネルについて、リセット区間、アドレス区間、及び維持放電区間から形成されたサブフィールドの組み合わせで階調が表現されるプラズマディスプレイパネルの駆動方法において、
   第１サブフィールドのリセット区間で、前記第１電極に上昇ランプパルス及び下降ランプパルスが印加されて放電セル内の壁電荷が初期化され、前記第１電極と前記第２電極との間に強放電が発生した場合には、自己消去放電が発生し、
   第２サブフィールドのリセット区間で、前記第１電極に下降ランプパルスが印加され、
   前記アドレス区間で、前記第１電極に順次にスキャンハイ電圧からスキャンロー電圧のスキャンパルスが印加される時、前記アドレス電極にアドレスデータが印加されて放電セルが選択され、
   前記維持放電区間で、前記第１電極及び第２電極に維持電圧を有したパルスが交互に印加され、前記選択された放電セルで維持放電が発生することを特徴とするプラズマディスプレイパネルの駆動方法。
2. 前記第１サブフィールドのリセット区間で、前記第１電極にリセット開始電圧から上昇ランプ波形のパルスがリセット最高電圧まで印加された後、前記下降ランプ波形のパルスが第１リセット最低電圧まで印加され、
   前記第１リセット最低電圧で、前記第１電極に、前記第２電極に対する電位差を大きくするバイアス電圧が印加されることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
3. 前記リセット区間で、前記バイアス電圧の大きさは、
   前記下降ランプ波形のパルスが印加される途中で強放電が発生した場合に、前記第１電極に蓄積された正極性壁電荷と前記バイアス電圧によって蓄積された正極性壁電荷との和によって形成される第１電極の電圧と、前記第２電極に蓄積された負極性壁電荷によって形成される第２電極の電圧との差が、放電開始電圧より大きくなるように設定されていることを特徴とする請求項２に記載のプラズマディスプレイパネルの駆動方法。
4. 前記バイアス電圧は、前記第１リセット最低電圧から前記スキャンロー電圧を差し引いた値を有することを特徴とする請求項３に記載のプラズマディスプレイパネルの駆動方法。
5. 前記第１電極に前記バイアス電圧が印加された後、前記第１電極と前記第２電極とに同一な電位の中和電圧が印加されることを特徴とする請求項３に記載のプラズマディスプレイパネルの駆動方法。
6. 前記中和電圧は、接地電圧であることを特徴とする請求項５に記載のプラズマディスプレイパネルの駆動方法。
7. 前記中和電圧が印加される時、前記第１電極に蓄積された正極性壁電荷と前記第２電極に蓄積された負極性壁電荷との間に、自己消去放電が発生することを特徴とする請求項６に記載のプラズマディスプレイパネルの駆動方法。
8. 前記維持放電区間で印加される維持電圧を有したパルスは、
   前記リセット区間で自己消去放電が発生した場合、維持放電が発生しない大きさを有することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
9. 前記第１リセット最低電圧で第１電極に印加される前記バイアス電圧は、
   前記バイアス電圧によって蓄積される正極性壁電荷が、前記第１電極に強放電が発生していない場合に蓄積された負極性壁電荷を相殺することにより、前記アドレス区間でアドレス放電が発生しなくなる電圧よりも高いことを特徴とする請求項２に記載のプラズマディスプレイパネルの駆動方法。
10. 前記第２サブフィールドのリセット区間は、以前のサブフィールドで維持放電が発生して、前記第１電極上に負極性壁電荷が蓄積されている場合、前記第１電極に第２リセット最低電圧まで下降する下降ランプパルスが印加されることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
11. 請求項１に記載の方法をコンピュータに実行させるためのプログラムを記録した記録媒体。
12. 第１及び第２維持電極を備えるプラズマディスプレイパネルの駆動装置であって、
    前記第１電極に、前記第２電極に対して交互に維持パルスを供給する維持パルス発生部と、
    前記第１電極に接地電位を印加する第１接地電位印加部と、
    前記第１電極に、リセット開始電圧からリセット最高電圧まで上昇するランプ波形を印加する上昇ランプ発生部と、
    前記第１電極に第１リセット最低電圧まで下降するランプ波形を印加し、前記第１リセット最低電圧で、前記第１電極に、前記第２電極に対する電位差を大きくするバイアス電圧を印加する第１下降ランプ発生部と、
    前記第１電極に、前記リセット開始電圧から第２リセット最低電圧まで下降するランプ波形を印加する第２下降ランプ発生部と、
    前記第１電極に、順次にスキャンハイ電圧からスキャンロー電圧のスキャンパルスを印加するスキャンパルス発生部と、を備えることを特徴とするプラズマディスプレイパネルの駆動装置。
13. 前記維持パルス発生部は、所定の維持電圧の第１電源をスイッチングする第１スイッチを備え、前記第１接地電位印加部は、接地電位の第２電源をスイッチングする第２スイッチを備え、
    前記上昇ランプ発生部は、前記第１電極と第３電源との間に接続された第１キャパシタ、及び前記第１電極と前記第３電源との間に接続された第３スイッチを備え、
    前記第１下降ランプ発生部は、第１リセット最低電圧を供給する第４電源に接続された第４スイッチ、前記第４スイッチと前記第１電極との間に接続されたツェナーダイオード、及び前記第４電源と前記第１電極との間に接続された第５スイッチを備えることを特徴とする請求項１２に記載のプラズマディスプレイパネルの駆動装置。
14. 前記第１電極に、
    前記第４スイッチがターンオンされれば、前記第１リセット最低電圧まで下降するパルスが印加され、前記第５スイッチがターンオンされれば、前記第１リセット最低電圧よりバイアス電圧ほど、前記第２電極に対する電位差が大きい第４電源の電圧が印加されることを特徴とする請求項１３に記載のプラズマディスプレイパネルの駆動装置。
15. 前記第２電極に接地電位を印加する第２接地電位印加部をさらに備え、
    前記第４電源の電圧が印加された後、前記第１及び第２接地電位印加部が、接地電位を前記第１及び第２電極にそれぞれ供給することを特徴とする請求項１４に記載のプラズマディスプレイパネルの駆動装置。
16. 前記スキャンパルス発生部は、スキャンハイ電圧の第５電源と前記第１電極との間に接続された第６スイッチ、及びスキャンロー電圧の第６電源と前記第１電極との間に接続された第７スイッチを備え、
    前記第６スイッチがオンを維持する途中で、アドレッシングの瞬間にのみ前記第６スイッチはオフになり、前記第７スイッチがオンになることを特徴とする請求項１３に記載のプラズマディスプレイパネルの駆動装置。
17. 前記スキャンパルス発生部は、スキャンハイ電圧の第５電源と前記第１電極との間に接続された第６スイッチを備え、
    前記第６スイッチがオンを維持する途中で、アドレッシングの瞬間にのみ前記第６スイッチはオフになり、前記第１下降ランプ発生部の第５スイッチがオンになり、前記第１電極に前記第４電源の電圧がスキャンロー電圧として印加されることを特徴とする請求項１３に記載のプラズマディスプレイパネルの駆動装置。
18. 前記第２下降ランプ発生部は、第２リセット最低電圧を供給する第７電源に接続された第８スイッチを備えることを特徴とする請求項１３に記載のプラズマディスプレイパネルの駆動装置。
19. 前記第２下降ランプ発生部は、前記第１下降ランプ発生部の第５スイッチを前記第１下降ランプ発生部と共有することを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動装置。

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