KR20060027512A - 플라즈마 디스플레이 패널구동방법 및 패널구동장치 - Google Patents

플라즈마 디스플레이 패널구동방법 및 패널구동장치 Download PDF

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Abstract

본 발명은 서브필드들의 조합으로 계조가 표현되는 플라즈마 디스플레이 패널구동방법의 리셋구간들중에서, 강방전이 발생하는 서브필드에서 전극들 상에 쌓인 벽전하를 중화시키는 방법을 제공한다. 본 발명은, 제1 서브필드의 리셋구간에서, 상기 제1 전극들에 상승램프 펄스 및 하강램프 펄스가 인가되어 방전셀내의 벽전하가 초기화되고, 상기 제1 전극들과 상기 제2 전극들과의 사이에 강방전이 발생한 경우에는 자기소거방전이 발생되며, 제2 서브필드의 리셋구간에서, 상기 제1 전극들에 하강램프 펄스가 인가되고, 상기 어드레스구간에서, 상기 제1 전극들에 순차적으로 스캔하이 전압에서 스캔로우 전압의 스캔펄스가 인가될 때 상기 어드레스 전극들에 어드레스 데이터가 인가되어 방전셀이 선택되고, 상기 유지방전구간에서, 상기 제1 전극들과 제2 전극들에 유지전압을 가진 펄스가 교번적으로 인가되어, 상기 선택된 방전셀에서 유지방전이 발생하는 플라즈마 디스플레이 패널구동방법을 제공한다.

Description

플라즈마 디스플레이 패널구동방법 및 패널구동장치{Method of driving plasma a display panel and driver thereof}
도 1은 플라즈마 디스플레이 패널의 전극 배치를 간략히 보여주는 평면도이다.
도 2는 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리 구동 방법을 보여주는 타이밍도이다.
도 3은 플라즈마 디스플레이 패널의 구동 신호의 일예를 설명하기 위한 타이밍도이다.
도 4a는 정상적인 리셋방전이 발생하는 경우의 벽전하 상태도이다.
도 4b는 정상적인 리셋방전이 발생한 후에, 선택된 셀에서 어드레스방전이 발생하는 경우를 나타내는 벽전하 상태도이다.
도 4c는 정상적인 리셋방전이 발생한 후에, 선택된 셀에서 유지방전이 발생하는 경우를 나타내는 벽전하 상태도이다.
도 5a는 비정상적인 리셋방전이 발생하는 경우의 벽전하 상태도이다.
도 5b는 비정상적인 리셋방전이 발생한 후에, 비선택된 셀의 비정상적인 벽전하 상태를 나타내는 벽전하 상태도이다.
도 5c는 비정상적인 리셋방전이 발생한 후에, 비선택된 셀에서 유지방전이 발생하는 경우를 나타내는 벽전하 상태도이다.
도 6은 메인리셋파형의 리셋구간과 보조리셋파형의 리셋구간이 혼용되는 구동방법을 나타내는 타이밍도이다.
도 7은 플라즈마 디스플레이 패널의 일반적인 구동 장치를 나타내는 블록도이다.
도 8은 본 발명에 따른 플라즈마 디스플레이 패널의 구동신호를 설명하기 위한 타이밍도이다.
도 9은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동신호를 설명하기 위한 타이밍도이다.
도 10은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동신호를 설명하기 위한 타이밍도이다.
도 11은 본 발명에 따른 플라즈마 디스플레이 패널구동방법에서 이용되는 자기소거방전의 원리를 설명하는 개념도이다.
도 12는 본 발명에 따른 플라즈마 디스플레이 패널구동방법이 적용될 수 있는 구동장치의 일 실시예를 나타내는 회로도이다.
도 13은 본 발명에 따른 플라즈마 디스플레이 패널구동방법이 적용될 수 있는 구동장치의 일 실시예를 나타내는 회로도이다.
도 14는 본 발명에 따른 플라즈마 디스플레이 패널구동방법이 적용될 수 있는 구동장치의 일 실시예를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
Ce: 방전셀 PR: 리셋 기간
PA: 어드레스 기간 PS: 유지방전 기간
Vs: 유지전압, 제1 전원 전압 Vset+Vs: 리셋최고전압
Vnf1+Vea: 제1 리셋최저전압 Vnf2: 제2 리셋최저전압
Vea: 바이어스 전압
Vnf1: 바닥전압, 제4 전원전압 VSC-H: 스캔하이 전압
VSC-L: 스캔로우 전압 Dz: 제너 다이오드
본 발명은, 플라즈마 디스플레이 패널구동방법에 관한 것으로서, 더욱 상세하게는 복수의 서브필드들의 리셋구간에서 비의도적인 강방전이 발생한 경우에 벽전하를 초기화하는 플라즈마 디스플레이 패널구동방법에 관한 것이다.
도 1은 플라즈마 디스플레이 패널의 전극 배치를 간략히 보여주는 평면도이다. 도 1을 참조하면, 주사전극 라인들(Y1, Y2, ... Yn)과 공통전극 라인들(X1, X2, ... Xn)이 플라즈마 디스플레이 패널의 수평방향에 평행하게 배치되어 있으며(이들을 유지전극 라인들이라고 통칭한다), 어드레스 전극 라인들(A1, A2, ... Am)이 주사전극 라인들(Y1, Y2, ... Yn) 및 공통전극 라인들(X1, X2, ... Xn)에 교차하여 배치된다. 주사전극 라인들, 유지전극 라인들 및 어드레스 전극 라인들(A1, A2, ... Am)이 교차하는 부분에서, 격벽에 의해 방전셀(Ce)이 구획되며, 상기 방전셀(Ce)은 플라즈마 디스플레이 패널의 한 화소로서의 역할을 한다. 방전셀(Ce)의 공간내에는 R, G, B 형광체와 플라즈마 형성용 가스가 있으며, 상기 주사전극, 공통전극 및 어드레스 전극 각각에 인가되는 전압에 의해, 방전셀(Ce) 내부에 벽전하가 생성된다. 상기 벽전하에 의해 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 방전셀(Ce)들의 형광체가 여기되어 빛이 발생하게 된다.
이하에서는, 주사전극 라인들(Y1, Y2, ... Yn)을 Y 전극 라인들이라고 호칭하고, 공통전극 라인들(X1, X2, ... Xn)을 X 전극 라인들이라고 호칭한다.
한편, 미국특허 제5,541,618호에는, 플라즈마 디스플레이 패널의 구동방법으로서, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 개시되어 있다. 도 2는 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다.
도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정개수 예컨대 8 개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 유지방전 구간(S1, ..., S8)로 분할된다.
각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극 라인들(도 2의 AR1, AG1, ..., AGm, ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다.
각 유지방전 구간(S1, ..., S8)에서는, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교번하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 구간(S1, ..., S8)내의 유지방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256 계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 유지펄스의 수가 할당될 수 있다. 만일 133 계조의 휘도를 얻기 위해서는, 서브필드1 기간, 서브필드3 기간 및 서브필드8 기간 동안 셀들을 어드레싱하여 유지방전하면 된다.
도 3은 플라즈마 디스플레이 패널의 구동 신호의 일예를 설명하기 위한 타이밍도로서, AC PDP의 ADS 구동방식에서 한 서브필드(SF)내에 어드레스 전극(A), 공통전극(X) 및 주사전극(Y1~Yn)에 인가되는 구동신호를 나타낸다. 도 3을 참조하면, 하나의 서브필드(SF)는 리셋기간(PR), 어드레스 기간(PA) 및 유지방전기간(PS)를 구비한다.
리셋기간(PR)은 모든 그룹의 주사라인에 대해 리셋펄스를 인가하여, 강제로 기입방전을 수행함으로써, 전체 셀의 벽전하 상태를 초기화한다. 어드레스기간(PA)에 들어가기 전에 리셋기간(PR)이 수행되며, 이는 전 화면에 걸쳐 수행하므로, 상당히 고르면서도 원하는 분포의 벽전하 배치를 만들 수 있다. 리셋기간(PR)에서는, Y전극들(Y1~Yn)에 상승램프파형의 리셋전압이 인가되면 Y전극들(Y1~Yn)에는 1차 약방전에 의하여 다량의 부극성 전하가 쌓이고, 하강램프파형의 리셋전압이 인가되면 2차 약방전에 의하여 Y전극들(Y1~Yn)에 쌓여있던 상기 다량의 부극성 전하 중의 적당량이 공간전하로 방출되면서 셀 내부의 벽전하 조건이 모두 비슷하게 형성되어 모든 셀들이 초기화된다. 도 4a는 정상적인 리셋방전이 발생한 경우의 벽전하 상태도로서, Y전극 상의 유전체(12)에 많은 부극성 전하가 쌓여 있고, X전극 상의 유전체(12)와 어드레스 전극 상의 유전체(15)에는 소량의 정극성 전하가 쌓여 있다.
리셋기간(PR)이 수행된 후에 어드레스 기간(PA)이 수행된다. 이 때 어드레스 기간(PA)에는, X전극(X)에 X바이어스 전압(Ve)이 인가되고, 표시되어야 할 셀 위치에서 Y전극(Y1~Yn)과 어드레스 전극(A1~Am)을 동시에 턴온시킴으로써, 표시 셀을 선택한다. 상기 어드레스 기간(PA)에서는, Y전극(Y1~Yn)에 음극성 주사펄스가 인가되고 어드레스 전극(A1~Am)에는 정극성의 어드레스 데이터 전압(Va)이 인가된다. 됨으로써 어드레스 방전이 발생한다. 어드레스 방전은 Y전극 상에 쌓여있던 부극성 전하에 음극성 주사펄스가 더해져서 발생하는 전압과, 어드레스 전극 상에 쌓여있던 정극성 전하에 정극성 어드레스 데이터 전압이 더해져서 발생하는 전압과의 차이가 방전개시전압(이것은 플라즈마 디스플레이 패널의 물리적 구조에 의하여 결정되는 고유치이다)을 초과하여 발생한다. 도 4b는 정상적인 리셋방전이 발생한 후에, 선택된 셀에서 어드레스방전이 발생한 경우를 나타내는 벽전하 상태도이다. 어드레스 방전에 의해 Y전극상의 유전체(12)에는 정극성 전하가 쌓이고 X전극상의 유전체(12)에는 부극성 전하가 쌓인다.
어드레스 기간(PA)이 수행된 후에, X전극(X1~Xn)과 Y전극(Y1~Yn)에 유지펄스(Vs)를 교대로 인가하여, 유지방전 기간(PS)이 수행된다. 어드레스 방전에 의해 형 성된 벽전하 분포(주사전극 근처에 다량의 음전하 축적되는 것)에 의하여 표시셀이 선택되어 유지방전이 발생된다. 유지방전시에 주사전극과 공통전극 사이의 방전에 의하여 형성된 자외선 방사로 어드레스 전극 상에 도포된 형광체가 여기되어 빛이 방출된다. 유지방전 기간(PS) 중에 어드레스 전극(A1~Am)에는 로우레벨의 전압(VG)이 인가된다. PDP에서 휘도는 유지방전 펄스수에 의하여 조정된다. 하나의 서브필드 또는 하나의 TV 필드에서의 유지방전 펄스수가 많으면 휘도가 증가한다. 유지방전은 어드레스 구간에서 선택된 셀의 Y전극상에 쌓여있는 정극성 벽전하에 정극성 유지펄스가 더해져서 발생하는 전압과, X전극상에 쌓여있는 부극성 벽전하와의 차이가 방전개시전압을 초과함으로써 발생한다. 도 4c는 정상적인 리셋방전이 발생한 후에, 선택된 셀에서 유지방전이 발생하는 경우를 나타내는 벽전하 상태도이다. 유지방전 구간에서는 Y전극과 X전극간에, 서브필드의 가중치에 따라 정해진 소정의 개수만큼, 교번적인 유지펄스가 인가된다.
그런데, 리셋구간의 상승램프파형 또는 하강램프파형이 인가되는 중에는 항상 약방전만이 발생하는 것이 아니며, 방전셀 내의 물리적 상태에 따라 강방전이 발생하는 경우도 있다. 리셋구간에서 강방전이 발생하는 경우에는 정상적인 벽전하 생태가 셋업되지 못하기 때문에, 어드레스구간 및 유지방전구간에서 정규적인 방전 동작이 이루어지지 않는다. 도 5a는 리셋구간에서 강방전이 발생한 경우의 벽전하 상태도로서, Y전극상의 유전체(12)에 부극성 전하가 아닌 정극성 전하가 쌓여있는 모습을 나타내고 있다. 이와 같이, 리셋구간을 거친 Y전극에 정극성 전하 가 쌓여있을 때에는 선택되지 않은 셀에서도 유지방전이 발생할 우려가 있다.
즉, 어드레스 구간을 거친 직후에는, 선택된 셀에서만 Y전극상에 정극성 전하가 쌓이고 선택되지 않은 셀에서는 부극성 전하가 쌓여야 한다. 그런데, 도 5b와 같이, 비정상적인 리셋방전이 발생한 후에는, 도 5a의 벽전하 상태가 그대로 이어지므로, 비선택된 셀에서도 Y전극상에 정극성 전하가 쌓이게 된다. 결국, 유지방전구간에서 Y전극에 정극성 전압의 유지펄스가 인가되면 선택되지 않은 셀에서도 Y전상에 쌓여있던 정극성 전하에 의한 전압이 유지펄스의 전압과 합체되어 방전개시전압을 초과하게 되고, 도 5c와 같이 비선택된 셀에서 유지방전이 일어나는 문제점이 발생한다.
더욱이, 이러한 문제점으로 인하여, 비선택된 셀에서 유지방전이 발생하게 되어 출력 화면의 콘트라스트가 변경되고, 화질이 열화되는 심각한 문제점이 발생할 수 있다. 이러한 문제점은, 리셋구간에서 약방전만을 발생시키기 위해 인가되는 램프파형이 완전한 신뢰성을 확보하지 못하여 강방전이 발생할 가능성이 존재함에 기인한다.
특히, 도 6과 같이 서브필드별로 리셋구간에서 메인리셋파형과 보조리셋파형이 혼용되는 구동방식에서는, 다량의 음전하가 축적되는 메인리셋파형에서 강방전이 발생할 확률이 높다.
본 발명이 이루고자 하는 기술적 과제는 종래 기술 및 기타 여러가지 문제점을 해결하는 것으로서, 본 발명의 목적은 플라즈마 디스플레이 패널의 방전셀의 벽 전하 상태를 초기화하기 위한 리셋동작의 신뢰성을 향상시키는 플라즈마 디스플레이 패널구동방법을 제공하는데 있다.
본 발명의 다른 목적은, 플라즈마 디스플레이 패널의 방전셀의 초기화가 실패할 경우에도 벽전하 상태가 정상적인 상태에 근접하도록 조절하는 플라즈마 디스플레이 패널구동방법을 제공하는데 있다.
본 발명의 또 다른 목적은 플라즈마 디스플레이 패널의 리셋 동작의 신뢰성을 향상시키고, 계조 표시의 신뢰성 및 콘트라스트를 향상시킬 수 있는 플라즈마 디스플레이 패널구동방법을 제공하는데 있다.
상기의 기술적 과제를 이루기 위하여, 본 발명은,
어드레스 전극들과, 상기 어드레스 전극들에 교차하는 제1 전극들 및 제2 전극들을 구비하는 플라즈마 디스플레이 패널에 대하여, 리셋구간, 어드레스구간, 및 유지방전구간으로 이루어진 서브필드들의 조합으로 계조가 표현되는 플라즈마 디스플레이 패널구동방법에 있어서,
제1 서브필드의 리셋구간에서, 상기 제1 전극들에 상승램프 펄스 및 하강램프 펄스가 인가되어 방전셀내의 벽전하가 초기화되고, 상기 제1 전극들과 상기 제2 전극들과의 사이에 강방전이 발생한 경우에는 자기소거방전이 발생되며,
제2 서브필드의 리셋구간에서, 상기 제1 전극들에 하강램프 펄스가 인가되고,
상기 어드레스구간에서, 상기 제1 전극들에 순차적으로 스캔하이 전압에서 스캔로우 전압의 스캔펄스가 인가될 때 상기 어드레스 전극들에 어드레스 데이터가 인가되어 방전셀이 선택되고,
상기 유지방전구간에서, 상기 제1 전극들과 제2 전극들에 유지전압을 가진 펄스가 교번적으로 인가되어, 상기 선택된 방전셀에서 유지방전이 발생하는 플라즈마 디스플레이 패널구동방법을 제공한다.
특히, 본 발명에 따른 패널구동방법에서는, 상기 제1 서브필드의 리셋구간에서, 상기 제1 전극들에 리셋개시전압에서 상승램프 파형의 펄스가 리셋최고전압까지 인가된 후, 상기 하강램프 파형의 펄스가 제1 리셋최저전압(Vnf1+Vea)까지 인가되고, 상기 제1 리셋최저전압(Vnf1+Vea)에서 상기 제1 전극들에 상기 제2 전극들에 대한 전위차를 크게 하는 바이어스 전압(-Vea)이 인가될 수 있다. 여기서, 상기 바이어스 전압(-Vea)의 크기는 상기 하강램프 파형의 펄스가 인가되는 중에 강방전이 발생한 경우에 상기 제1 전극들에 쌓인 정극성 벽전하와, 상기 바이어스 전압(Vea)에 의하여 축적된 정극성 벽전하와의 합에 의하여 형성되는 제1 전극들의 전압(+ΔVY)과, 상기 제2 전극들에 쌓인 부극성 벽전하에 의하여 형성되는 제2 전극들의 전압(-ΔVX)과의 차이가 방전개시전압보다 크게 하는 크기를 가질 수 있다.
그리고, 상기 제1 전극들에 상기 바이어스 전압(-Vea)이 인가된 후, 상기 제1 전극들과 상기 제2 전극들에 동일한 전위의 중화전압(neutral voltage)이 인가되면, 제1 전극들에 쌓인 정극성 벽전하와 상기 제2 전극들에 쌓인 부극성 벽전하 사이에 자기소거방전이 발생될 수 있다.
또한, 본 발명은, 제1 및 제2 유지전극을 구비하는 플라즈마 디스플레이 패널의 제1 전극에, 제2 전극에 대해 교번적으로 유지펄스를 공급하는 유지펄스 발생부;
상기 제1 전극에 접지전위를 인가하는 제1 접지전위 인가부;
상기 제1 전극에 리셋개시전압으로부터 리셋최고전압까지 상승하는 램프파형을 인가하는 상승램프 발생부;
상기 제1 전극에 제1 리셋최저전압(Vnf1+Vea)까지 하강하는 램프파형을 인가하고, 상기 제1 리셋최저전압(Vnf1+Vea)에서 상기 제1 전극에 상기 제2 전극에 대한 전위차를 크게 하는 바이어스 전압(-Vea)을 인가하는 제1 하강램프 발생부;
상기 제1 전극에 상기 리셋개시전압으로부터 제2 리셋최저전압(Vnf2)까지 하강하는 램프파형을 인가하는 제2 하강램프 발생부; 및
상기 제1 전극에 순차적으로 스캔하이 전압에서 스캔로우 전압의 스캔펄스를 인가하는 스캔펄스 발생부를 구비하는 플라즈마 디스플레이 패널구동장치를 제공한다. 여기서, 상기 유지펄스 발생부는 소정의 유지전압의 제1 전원을 스위칭하는 제1 스위치를 포함하고, 상기 제1 접지전위 인가부는 접지전위의 제2 전원을 스위칭하는 제2 스위치를 포함하며, 상기 상승램프 발생부는 상기 제1 전극과 제3 전원의 사이에 접속된 제1 커패시터와, 상기 제1 전극과 상기 제3 전원의 사이에 접속된 제3 램프 스위치를 포함하며; 상기 제1 하강램프 발생부는 제4 전원에 접속된 제4 램프 스위치와, 상기 제4 램프 스위치와 상기 제1 전극의 사이에 접속된 제너 다이오드, 및 상기 제4 전원과 상기 제1 전극의 사이에 접속된 제5 스위치를 구비할 수 있다. 또, 제2 하강램프 발생부는 제2 리셋최저전압을 공급하는 전원에 접속된 램프 스위치를 포함할 수 있다.
이하, 본 발명의 바람직한 실시예에 의한 플라즈마 디스플레이 패널구동방법의 구성 및 동작을 첨부한 도면들을 참조하여 상세히 설명한다.
본 발명에 의한 플라즈마 디스플레이 패널구동방법은, 패널의 방전셀의 벽전하 상태를 제어하기 위하여 리셋구간, 어드레스구간 및 유지구간을 포함하는 서브필드들에 의해 계조가 표현되는 구동방법에서, 방전셀을 초기화시키기 위한 리셋구간에서 비의도적인 강방전이 발생할 경우에 대비하여 정상적인 벽전하상태에 유사하게 설정하기 위한 전압 파형을 인가함으로써, 리셋 동작의 신뢰성을 향상시키고, 플라즈마 디스플레이 패널의 계조 표시의 신뢰성 및 콘트라스트를 향상시킨다.
일본공개공보 1999-120924호에는 통상적인 플라즈마 디스플레이 패널의 구조가 개시되어 있다. 통상적인 플라즈마 디스플레이 패널의 앞쪽 및 뒤쪽 글라스 기판들 사이에는, 어드레스 전극 라인들(A1, A2, ... , Am), 유전층, Y 전극 라인들(Y1, ... , Yn), X 전극 라인들(X1, ... , Xn), 형광층, 격벽 및 일산화마그네슘 (MgO) 보호층이 마련되어 있다.
어드레스 전극 라인들(A1, A2, ... , Am)은 뒤쪽 글라스 기판의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층은 어드레스 전극 라인들(A1, A2, ... , A m)의 앞쪽에 도포된다. 아래쪽 유전층의 앞쪽에는 격벽들이 어드레스 전극 라인들(A1, A2, ... , Am)과 평행한 방향으로 형성된다. 이 격벽들은 각 디스플레이 셀의 방전 영역을 구획하고, 각 디스플레이 셀 사이의 광학적 간섭을 방지하는 기능을 한다. 형광층은, 격벽들 사이에서 어드레스 전극 라인들(A1, A2, ... , Am) 상의 유전층의 앞에 도포되며, 순차적으로 적색발광 형광층, 녹색발광 형광층, 청색발광 형광층이 배치된다.
X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn )은 어드레스 전극 라인들(A1, A2, ... , Am)과 직교되도록 앞쪽 글라스 기판의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ... , Xn)과 각 Y 전극 라인(Y1, ... , Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(Xnb, Ynb)이 결합되어 형성될 수 있다. 앞쪽 유전층은 X 전극 라인들(X 1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널을 보호하기 위한 보호층 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층의 뒤쪽에 전면 도포되어 형성된다. 방전 공간에는 플라즈마 형성용 가스가 밀봉된다.
플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어 드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하 상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층이 여기되어 빛이 발생된다.
본 발명에 따른 플라즈마 디스플레이 패널구동방법은, 상기 구조의 플라즈마 디스플레이 패널에 한정되는 것이 아니며, 리셋구간을 가지는 모든 구동 파형에 의해 구동되는 플라즈마 디스플레이 패널에 적용될 수 있음에 유의해야 한다.
도 7은 플라즈마 디스플레이 패널의 일반적인 구동 장치를 나타내는 블록도이다.
도면을 참조하면, 플라즈마 디스플레이 패널의 통상적인 구동 장치는 영상 처리부(200), 논리제어부(202), 어드레스 구동부(206), X 구동부(208) 및 Y 구동부(204)를 포함한다. 영상 처리부(200)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리제어부(202)는 영상 처리부(200)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(206)는, 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(208)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(204)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
도 8은 본 발명의 일 실시예에 따른 플라즈마 디스플레이 패널의 구동신호를 설명하기 위한 타이밍도이다. 이하에서는 제4 서브필드(SF4)의 리셋구간(PR4)에서는 메인리셋이 인가되고, 제5 서브필드(SF5)의 리셋구간(PR5)에서는 보조리셋이 인가되는 것을 기준으로 하여 설명한다. 그러나, 이는 설명의 편의를 위한 것이며 본 발명의 범위가 그에 한정되는 것이 아님에 유의해야 한다.
도 8을 참조하면, 제4 서브필드의 메인리셋구간(PR4)에서는 모든 그룹의 주사라인에 대해 리셋펄스를 인가하여, 강제로 기입방전을 수행함으로써, 전체 셀의 벽전하 상태를 초기화한다. 어드레스구간(PA4)에 들어가기 전에 리셋구간(PR4)이 수행되며, 이는 전 화면에 걸쳐 수행하므로, 상당히 고르면서도 원하는 분포의 벽전하 배치를 만들 수 있다. 리셋구간(PR4)에 의해 초기화된 셀들은, 셀 내부의 벽전하 조건이 모두 비슷하게 형성된다.
본 발명의 리셋구간(PR)에서는, Y 전극 라인들(Y1, Y2, ... , Yn)에 상승램프 파형의 펄스(t2~t3)가 인가됨에 의한 제1 초기화 방전과 하강램프 파형의 펄스(t3~t31)가 인가됨에 의한 제2 초기화 방전을 거친다. 제1 초기화 방전은 Y 전극 라인들(Y1, Y2, ... , Yn)에 급격하지 않은 기울기를 가진 상승램프 펄스(t2~t3)가 인가되면서, 약방전이 발생하는 동시에 Y 전극들 근처(즉, Y 전극들 상의 유전체층)에 다량의 부극성 전하가 쌓이는 현상을 말한다. 제1 초기화 방전에 소요되는 시간(t2~t3)을 줄이기 위하여, 상승램프 펄스는 소정의 리셋개시전압인 제1 전압(Vs)에서부터 인가될 수 있다. 이후에, 상승램프 펄스는 가장 높은 전위인 VSET + Vs까지 상승한다.
그리고, 제2 초기화 방전에서는 Y 전극 라인들(Y1, Y2, ... , Yn)에 하강램프 파형의 펄스가 인가되면서 Y 전극들의 근처(즉, Y 전극들 상의 유전체층)에 쌓여있던 음전하의 일부가 방출되면서 약방전이 발생한다. 제2 초기화 방전에 의하여 Y 전극들의 근처에는 일괄적으로 어드레스 방전이 발생하기에 적당한 양의 음전하가 잔류하게 된다. 이때, Y 전극 라인들(Y1, Y2, ... , Yn)에 인가되는 하강램프 펄스는, 강방전이 발생하지 않을 정도의 급격하지 않은 기울기를 가져야 한다. 하강램프 펄스는 제2 초기화 방전 기간(t3~t31)을 단축시키기 위하여, 상기 가장 높은 전위인 VSET + Vs로부터 소정의 리셋개시전압인 제1 전압(Vs)까지 전압을 하강시킨 후에 인가되는 것이 바람직하다.
메인리셋구간(PR4)이 수행된 후에 어드레스구간(PA4;t4~t5)이 수행된다. 이 때 어드레스 기간(PA)에는, 어드레스 전극 라인들(A1, A2, ... , Am)에 어드레스 데이터가 인가되는 동시에, Y 전극 라인들(Y1, Y2, ... , Yn)에는 순차적으로 스캔하이 전압(VSC-H)에서 스캔로우 전압(VSC-L)의 스캔펄스가 인가된다. 즉, 표시되어야 할 셀 위치에서 Y 전극 라인들(Y1, Y2, ... , Yn)과 어드레스 전극라인들(A1, A2, ... , Am)을 동시에 턴온시킴으로써 어드레스 방전이 발생하여, 표시 셀이 선택된다. 어드레스구간(PA4)에서 어드레스 방전은 표시 데이터 신호의 전압(Va)과 어드레스 전극 근처에 축적된 양전하에 의한 전위에서, Y 전극에 가해지는 주사펄스의 스캔 로우레벨 전압(VSC-L) 및 Y 전극 근처에 축적되어 있던 음전하에 의한 전위를 뺀 에너지(즉, 모든 전위의 절대값의 합)에 의하여 발생한다.
어드레스구간(PA4)이 수행된 후에, X 전극 라인들(X1, X2, ... , Xn)과 Y 전극 라인들(Y1, Y2, ... , Yn)에 유지펄스(Vs)를 교대로 인가하여, 유지방전 기간(PS;t5~t6)이 수행된다. 유지방전 기간(PS) 중에 어드레스 전극(A1, A2, ... , Am)에는 로우레벨(접지전위)의 전압(VG)이 인가된다. PDP에서 휘도는 유지방전 펄스수에 의하여 조정된다. 하나의 서브필드 또는 하나의 TV 필드에서의 유지방전 펄스수가 많으면 휘도가 증가한다.
그런데, 제2 초기화 방전에서 강방전이 일어나는 오류가 발생한 경우에는 Y 전극 상에는 음전하가 아닌 양전하가 쌓이게 되며, Y전극상에 양전하가 쌓인 방전셀에서는 어드레스 구간에서 선택되지 않은 셀에서도 Y전극상의 양전하가 유지방전구간에서 벽전압 효과를 발생시키므로 유지방전이 일어나는 문제점이 발생한다.
따라서, 본 발명에 따른 플라즈마 디스플레이 패널구동방법에서는, 메인리셋구간에서 강방전이 발생하여 Y전극상에 쌓인 양전하를 소거시키기 위하여, 도 8의 구간(t31~t32)에서 Y전극들(Y1~Yn)에 X전극들(X1~Xn)에 대한 전위차를 크게 하는 바이어스 전압(-Vea)이 부가된 바닥전압(Vnf1+Vea)을 인가시킴으로써 자기소거방전이 가능한 벽전하상태를 설정한 후, 구간(t32~t4)에서 X전극(X1~Xn)과 Y전극(Y1~Yn)에 동일한 전압을 인가하여, 벽전하를 서로 자기소거시켜 중화하게 한다.
반면에, 보조리셋구간(PR5)에서는 강방전이 발생할 가능성이 작으므로, 메인리셋구간(PR4)과 달리 자기소거방전 및 중화과정이 불필요하다. 따라서, 제5 서브필드의 보조리셋구간(PR5)에서는 제2 리셋최저전압(Vnf2)에서 바이어스 전압(-Vea)를 인가하지 않는다. 여기서, 제2 리셋최저전압(Vnf2)은 제1 리셋최저전압(Vnf1+Vea)과 같은 크기 또는 다른 크기를 가질 수 있다. 2 리셋최저전압(Vnf2)이 제1 리셋최저전압(Vnf1+Vea)과 같은 크기를 가지는 경우에는 회로소자를 공유할 수 있으므로, 구동장치의 제조비용이 저감될 수 있다.
본 발명의 패널구동방법에서, 메인리셋구간에서는, 어드레스 전극들과 Y전극들 및 X전극들의 벽전하가 초기화되고, Y전극들과 상기 X전극들과의 사이에 강방전이 발생한 경우에는 자기소거방전이 발생되며, 보조리셋구간에서는 자기소거방전이 발생되지 않는다. 어드레스구간에서는, Y전극들에 순차적으로 스캔하이 전압에서 스캔로우 전압의 스캔펄스가 인가될 때 어드레스 전극들에 어드레스 데이터가 인가되어 방전셀이 선택되고, 유지방전구간에서, Y전극들과 X전극들에 유지전압을 가진 펄스가 교번적으로 인가되어, 선택된 방전셀에서만 유지방전이 발생한다.
특히, 메인리셋구간에서는, Y전극들에 리셋개시전압에서 상승램프 파형의 펄 스가 리셋최고전압까지 인가된 후, 하강램프 파형의 펄스가 리셋최저전압(Vnf1+Vea)까지 인가되고, 제1 리셋최저전압(Vnf1+Vea)에서 Y전극들에 상기 X전극들에 대한 전위차를 크게 하는 바이어스 전압(-Vea)이 인가된다. 그리고, 바이어스 전압(-Vea)의 크기는, 하강램프 파형의 펄스가 인가되는 중에 강방전이 발생한 경우에 Y전극들에 쌓인 정극성 벽전하와, 바이어스 전압(-Vea)에 의하여 축적된 정극성 벽전하와의 합에 의하여 형성되는 Y전극들의 전압(+ΔVY)과, 상기 X전극들에 쌓인 부극성 벽전하에 의하여 형성되는 X전극들의 전압(-ΔVX)과의 차이가 방전개시전압보다 크게 하는 크기를 가진다.
그리고, 메인리셋을 거치는 서브필드에서는, Y전극들에 바이어스 전압(-Vea)이 인가된 후, Y전극들과 상기 X전극들에 동일한 전위의 중화전압(neutral voltage)이 인가된다. 중화전압은 접지전압인 것이 바람직하다. 중화전압이 인가되면, Y전극들에 쌓인 정극성 벽전하와 X전극들에 쌓인 부극성 벽전하 사이에 자기소거방전이 발생된다.
도 9는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동신호를 설명하기 위한 타이밍도이고, 도 11은 본 발명에 따른 플라즈마 디스플레이 패널구동방법에서 이용되는 자기소거방전의 원리를 설명하는 개념도이다. 이하에서, 도 9와 도 10을 참조하여 본 발명에 따른 패널구동방법을 설명한다. 도면에서는 제4 서브필드(SF4)와 제5 서브필드(SF5)만이 도시되었으나, 본 발명이 상기 서브필드들에 한정되는 것이 아님에 유의해야 한다. 또한, 전극(electrode)과 전극라인(electrode line)이 혼용되며, 단수 및 복수로 혼용될 수 있으나, 이를 설명의 편의상 혼용되는 것이며, 본 발명이 그에 한정되는 것이 아님에 유의해야 한다.
예를 들어, 도 9의 제4 서브필드(SF4)의 메인리셋구간(PR4)의 구간(t3~t31)에서, X전극들(X1~Xn)에는 정극성의 X바이어스 전압(Ve)이 인가되고 Y전극들(Y1~Yn)에는 하강램프 파형의 전압이 리셋최저전압(Vnf1+Vea)까지 인가된다. 하강램프 파형의 전압이 인가되었음에도 불구하고 강방전이 발생한 경우, 도 10과 같이 Y전극들(Y1~Yn)상에는 양전하가 쌓이고 X전극들(X1~Xn)상에는 음전하가 쌓인다.
하강램프 파형의 전압이 제1 리셋최저전압(Vnf1+Vea)에 도달하면, Y전극들에는 X전극과의 전위차를 더 크게하는 바이어스 전압(-Vea)이 추가된다. 즉, 구간(t31~t32)에서, Y전극들(Y1~Yn)에, 리셋최저전압(Vnf1+Vea)보다도 바이어스 전압(-Vea)만큼의 전압이 더 낮은 바닥전압(Vnf1)이 인가된다. 이에 따라, 강방전에 의해서 Y전극들(Y1~Yn)상에 쌓였던 양전하에 더하여 바이어스 전압(-Vea)에 의하여 추가적으로 양전하가 쌓이게 된다. 그리고, X전극들(X~Xn)상에는 Y전극들(Y1~Yn)과의 전위차에 의하여 추가적으로 음전하가 쌓이게 된다.
따라서, 구간(t31~t32, t81~t82)에서 축적되는 벽전하는 하강램프 구간(t3~t31)에서 발생하는 강방전에 의해 쌓인 벽전하보다도 많게 된다. 그 벽전하의 양은, X전극들(X1~Xn)에 축적되는 부극성 벽전하에 의한 전압을 -ΔVX, Y전극들(Y1~Yn)에 축적되는 정극성 벽전하에 의한 전압을 +ΔVY로 하면, X전극들과 Y전극 들간의 전압차 ΔVY+ΔVX는 방전개시전압(Vf)보다도 크게되는 정도이다. 다시 말하면, 리셋최저전압(Vnf1+Vea)에서, Y전극들(Y1~Yn)에 추가적으로 인가되는 바이어스 전압(-Vea)은, 리셋구간에서 강방전이 발생한 비정상상태에서 추가적으로 부가된 벽전하에 의한 X전극들(X1~Xn)과 Y전극들(Y1~Yn)간의 전압차 ΔVY+ΔVX가 방전개시전압(Vf)보다도 크게되는 정도이어야 한다.
그 후, 구간(t32~t4)에서 X전극들(X1~Xn)과 Y전극들(Y1~Yn)에 동일한 전압을 인가하여, X전극들(X1~Xn)과 Y전극들(Y1~Yn) 사이의 전위차를 0으로 하면 자기소거방전이 발생하여 X전극들(X1~Xn)과 Y전극들(Y1~Yn)의 벽전하가 중화된다. 이로써, 메인리셋구간(PR4)에서 강방전이 발생한 경우 Y전극들(Y1~Yn)상에 쌓인 양전하가 소거되어, 정상적인 리셋을 거친 방전셀의 벽전하 상태에 가깝게 된다. 따라서, 본 발명에 따른 패널구동방법에 의하면, 메인리셋구간(PR4)에서 강방전이 발생한 경우에, 어드레스 구간(PA4)에서 선택되지 않은 셀이 유지방전구간에서 유지방전을 일으키는 현상을 방지할 수 있다.
그리고, X전극들과 Y전극들에 중화전압이 인가되는 동안에는, X전극들(X1~Xn)에 인가되는 X바이어스 전압(Ve)은 그 크기가 중화전압과 동일하지 않는 한 인가되지 않아야 한다. 다만, 제5 서브필드(SF5)의 보조리셋구간(PR5)에서는 Y전극들에 중화전압이 인가되지 않으므로, X전극에 인가되는 X바이어스 전압(Ve)은 계속 인가되어도 무방하다.
한편, 유지방전구간에서 인가되는 유지전압(Vs)을 가진 펄스는, 리셋구간에 서 자기소거방전이 발생한 경우, 유지방전이 발생되지 않는 크기를 가져야 한다. 리셋구간에서 자기소거방전이 발생한 경우에도 X전극들 및 Y전극들 상에는 미량의 벽전하가 잔존하는데, 유지전압(Vs)이 지나치게 높을 경우에는 미량의 벽전하에 의해 작용하는 전압이 추가되어 유지전압(Vs)과 벽전하의 의한 전압(+ΔVY)이 방전개시전압보다 커질 수 있기 때문이다.
그리고, 제1 리셋최저전압에서 Y전극들에 인가되는 바이어스 전압(-Vea)은, 상기 바이어스 전압에 의하여 축적되는 정극성 벽전하가, Y전극들에 강방전이 발생하지 않았을 경우에 축적된 다량의 부극성 벽전하를 상쇄하여 어드레스구간에서 어드레스 방전이 불가능한 크기의 전압보다는 높아야 한다. 메인리셋동작이 정상적으로 이루어진 경우에도 Y전극들 상의 부극성 벽전하를 지나치게 상쇄하면 어드레스 방전의 신뢰성을 해칠 수 있기 때문이다.
제5 서브필드(SF5)의 보조리셋구간(PR5)에서는 강방전이 발생할 가능성이 작으므로, 메인리셋구간(PR4)과 달리 자기소거방전 및 중화과정이 불필요하다. 따라서, 제5 서브필드의 보조리셋구간(PR5)에서는 구간(t81~t9)에서 제2 리셋최저전압(Vnf2)에 더하여 바이어스 전압(-Vea)를 인가하지 않는다. 여기서, 구간(t81~t9)에서의 제2 리셋최저전압(Vnf2)은 제1 리셋최저전압(Vnf1+Vea)과 같은 크기 또는 다른 크기를 가질 수 있다. 2 리셋최저전압(Vnf2)이 제1 리셋최저전압(Vnf1+Vea)과 같은 크기를 가지는 경우에는 회로소자를 공유할 수 있으므로, 구동장치의 제조비용이 저감될 수 있다.
한편, 도 10는 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동신호를 설명하기 위한 타이밍도이다. 도 10의 타이밍도가 인가되는 구동방법을 가지는 제2 실시예는, 메인리셋구간(PR4)의 하강램프 펄스가 인가된 후의 구간(t31~t32)에서 인가되는 바닥전압과, 보조리셋구간(PR5)의 제2 리셋최저전압이 스캔로우 전압(VSC-L)과 동일한 것이 특징이다.
예를 들어, 도 10의 서브필드의 메인리셋구간(PR4)의 구간(t3~t31)에서, X전극들(X1~Xn)에는 정극성의 X바이어스 전압(Ve)이 인가되고 Y전극들(Y1~Yn)에는 하강램프 파형의 전압이 리셋최저전압(VSC-L+Vea)까지 인가된다. 리셋최저전압(VSC-L+Vea)은 스캔로우 전압(VSC-L)보다 X바이어스 전압(Ve)만큼 높은 전위를 가진다. 이 경우, Y전극들에 인가되는 바이어스 전압은, 리셋최저전압(VSC-L+Vea)에서 스캔로우 전압(VSC-L)을 차감한 값을 가지게 된다.
하강램프 파형의 전압이 인가되었음에도 불구하고 강방전이 발생한 경우, 도 10과 같이 Y전극들(Y1~Yn)상에는 양전하가 쌓이고 X전극들(X1~Xn)상에는 음전하가 쌓인다.
하강램프 파형의 전압이 리셋최저전압(VSC-L+Vea)에 도달하면, Y전극들에는 X전극과의 전위차를 더 크게하는 바이어스 전압(-Vea)이 추가된다. 즉, 구간(t31~t32, t81~t82)에서, Y전극들(Y1~Yn)에, 리셋최저전압(VSC-L+Vea)보다도 바이어스 전압(-Vea)만큼의 전압이 더 낮은 바닥전압(VSC-L)이 인가된다. 이에 따라, 강방 전에 의해서 Y전극들(Y1~Yn)상에 쌓였던 양전하에 더하여 바이어스 전압(-Vea)에 의하여 추가적으로 양전하가 쌓이게 된다. 그리고, X전극들(X~Xn)상에는 Y전극들(Y1~Yn)과의 전위차에 의하여 추가적으로 음전하가 쌓이게 된다.
따라서, 구간(t31~t32, t81~t82)에서 축적되는 벽전하는 하강램프 구간(t3~t31, t8~t81)에서 발생하는 강방전에 의해 쌓인 벽전하보다도 많게 된다. 그 벽전하의 양은, X전극들(X1~Xn)에 축적되는 부극성 벽전하에 의한 전압을 -ΔVX, Y전극들(Y1~Yn)에 축적되는 정극성 벽전하에 의한 전압을 +ΔVY로 하면, X전극들과 Y전극들간의 전압차 ΔVY+ΔVX는 방전개시전압(Vf)보다도 크게되는 정도이다. 다시 말하면, 리셋최저전압(VSC-L+Vea)에서, Y전극들(Y1~Yn)에 추가적으로 인가되는 바이어스 전압(-Vea)은, 리셋구간에서 강방전이 발생한 비정상상태에서 추가적으로 부가된 벽전하에 의한 X전극들(X1~Xn)과 Y전극들(Y1~Yn)간의 전압차 ΔVY+ΔVX가 방전개시전압(Vf)보다도 크게되는 정도이어야 한다.
그 후, 구간(t32~t4, t82~t9)에서 X전극들(X1~Xn)과 Y전극들(Y1~Yn)에 동일한 전압을 인가하여, X전극들(X1~Xn)과 Y전극들(Y1~Yn) 사이의 전위차를 0으로 하면 자기소거방전이 발생하여 X전극들(X1~Xn)과 Y전극들(Y1~Yn)의 벽전하가 중화된다. 이로써, 리셋구간에서 강방전이 발생한 경우 Y전극들(Y1~Yn)상에 쌓인 양전하가 소거되어, 정상적인 리셋을 거친 방전셀의 벽전하 상태에 가깝게 된다. 따라서, 본 발명에 따른 패널구동방법에 의하면, 리셋구간에서 강방전이 발생한 경우에도, 어드레스 구간에서 선택되지 않은 셀이 유지방전구간에서 유지방전을 일으키는 현상을 방지할 수 있다.
또한, 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널구동방법에 의하면, 메인리셋구간에서 Y전극들(Y1~Yn)에 인가해야 하는 바이어스 전압(-Vea)을 위한 구동회로와, 스캔로우 전압(VSC-L)을 인가하는 구동회로가 공유될 수 있으므로, 플라즈마 디스플레이 패널구동장치의 제조비용을 절감할 수 있다.
한편, 전술한 본 발명에 의한 디스플레이 패널구동방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 프로그램이나 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광데이터 저장장치 등이 있다. 여기서, 기록매체에 저장되는 프로그램이라 함은 특정한 결과를 얻기 위하여 컴퓨터 등의 정보처리능력을 갖는 장치 내에서 직접 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 말한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭의 여하에 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다. 패널을 구동하는 장치의 경우에도 그 용도가 패널구동이라는 특정된 분야에 한정된 것일 뿐 그 실체에 있어서는 일종의 컴퓨터라고 할 수 있는 것이다.
특히, 본 발명에 의한 디스플레이 패널구동방법은, 컴퓨터상에서 스키매틱 (schematic) 또는 초고속 집적회로 하드웨어 기술언어(VHDL) 등에 의해 작성되고, 컴퓨터에 연결되어 프로그램 가능한 집적회로 예컨대 FPGA(Field Programmable Gate Array)에 의해 구현될 수 있다. 상기 기록매체는, 이러한 프로그램 가능한 집적회로를 포함한다.
한편, 본 발명은 상기 플라즈마 디스플레이 패널구동방법이 적용될 수 있는 구동장치를 제공한다.
본 발명에 따른 플라즈마 디스플레이 패널구동장치는, Y전극 및 X전극을 구비하는 플라즈마 디스플레이 패널의 Y전극에, X전극에 대해 교번적으로 유지펄스를 공급하는 유지펄스 발생부; Y전극에 접지전위를 인가하는 제1 접지전위 인가부; Y전극에 리셋개시전압으로부터 리셋최고전압까지 상승하는 램프파형을 인가하는 상승램프 발생부; Y전극에 제1 리셋최저전압(Vnf1+Vea)까지 하강하는 램프파형을 인가하고, 제1 리셋최저전압(Vnf1+Vea)에서 Y전극에 상기 X전극에 대한 전위차를 크게 하는 바이어스 전압(-Vea)을 인가하는 제1 하강램프 발생부; Y전극에 리셋개시전압으로부터 제2 리셋최저전압(Vnf2)까지 하강하는 램프파형을 인가하는 제2 하강램프 발생부; 및 Y전극에 순차적으로 스캔하이 전압에서 스캔로우 전압의 스캔펄스를 인가하는 스캔펄스 발생부를 구비한다.
여기서, 유지펄스 발생부는 소정의 유지전압의 제1 전원을 스위칭하는 제1 스위치를 포함하고, 제1 접지전위 인가부는 접지전위의 제2 전원을 스위칭하는 제2 스위치를 포함하며, 상승램프 발생부는 Y전극과 제3 전원의 사이에 접속된 제1 커 패시터와, Y전극과 상기 제3 전원의 사이에 접속된 제3 램프 스위치를 포함하며; 제1 하강램프 발생부는 제1 리셋최저전압을 공급하는 제4 전원에 접속된 제4 램프 스위치와, 제4 램프 스위치와 상기 Y전극의 사이에 접속된 제너다이오드, 및 제4 전원과 상기 Y전극의 사이에 접속된 제5 스위치를 구비한다.
하강램프 발생부의 제너다이오드와 접속된 Y전극에는, 제4 램프 스위치가 턴온되면 리셋최저전압(Vnf1+Vea)까지 하강하는 펄스가 인가되고, 제5 스위치가 턴온되면 리셋최저전압(Vnf1+Vea)보다 바이어스 전압(-Vea)만큼 X전극에 대한 전위차가 큰 제4 전원의 전압이 인가된다.
본 발명에 따른 플라즈마 디스플레이 패널구동장치는, X전극에 접지전위를 인가하는 제2 접지전위 인가부를 더 포함하고, 제4 전원의 전압이 인가된 후 상기 제1 및 제2 접지전위 인가부가 접지전위를 Y전극 및 X전극에 각각 공급한다.
일 실시예에 있어서, 스캔펄스 발생부는, 스캔하이 전압의 제6 전원과 Y전극의 사이에 접속된 제6 스위치, 및 스캔로우 전압의 제7 전원과 상기 Y전극의 사이에 접속된 제7 스위치를 포함하며, 제6 스위치가 온을 유지하는 도중에, 어드레싱 순간에만 제6 스위치는 오프되고 제7 스위치가 턴온될 수 있다.
다른 실시예에 있어서, 스캔펄스 발생부는, 스캔하이 전압의 제6 전원과 상기 Y전극의 사이에 접속된 제6 스위치를 포함하고, 제6 스위치가 온을 유지하는 도중에, 어드레싱 순간에만 제6 스위치는 오프되고 하강램프 발생부의 제5 스위치가 온되어 상기 Y전극에 상기 제4 전원의 전압이 스캔로우 전압으로서 인가될 수도 있 다.
그리고, 제2 하강램프 발생부는, 제2 리셋최저전압을 공급하는 제8 전원에 접속된 제8 램프 스위치를 포함함으로써, Y 전극에 리셋개시전압으로부터 제2 리셋최저전압(Vnf2)까지 하강하는 램프파형을 인가한다.
도 12는 본 발명에 따른 플라즈마 디스플레이 패널구동방법이 적용될 수 있는 구동장치의 일 실시예를 나타내는 회로도로서, 도 8의 타이밍도를 구현할 수 있는 회로도이다.
도 12의 회로도에서, 커패시터(Cp)는 플라즈마 디스플레이 패널의 Y 전극 라인들(Y1, Y2, ... , Yn)과 X 전극 라인들(X1, X2, ... , Xn) 사이에 형성되는 패널 커패시턴스를 나타낸 기호이다. 패널 커패시터(Cp)의 제1단에는 Y 전극 라인들(Y1, Y2, ... , Yn) 및 이를 구동하는 Y구동부(204)가 접속되고, 패널 커패시터(Cp)의 제2단에는 X 전극 라인들(X1, X2, ... , Xn) 및 이를 구동하는 X구동부(208)가 접속된다. Y구동부(204) 및 X구동부(208)는, 각각 교번적인 유지펄스의 스위칭 에너지를 절약하기 위한 에너지 회수 회로(Energy Recovery Circuit)를 포함할 수 있다. 에너지 회수 회로(ERC)에 관한 사항은, 미국특허 제4,866,349호 및 제5,670,974호 등에 개시되어 있다.
도 12의 좌측에 분포하는 Y구동부(204)는 제1 내지 제8 스위치(M1~M8) 및 커패시터(Cset, C3, C4, C8), 및 제너 다이오드(Dz) 등을 포함하며, 도 12의 우측에 분포하는 X구동부(208)는 제9 내지 제12 스위치(M9~M12)를 포함한다.
도 12를 참조하면, 패널 커패시터(Cp)의 제1단측에 접속된 Y전극라인들(Y1, Y2, ... , Yn)에 메인 스위치(MM)가 접속된다. 그리고, Y전극라인들(Y1~Yn)에는 X전극라인들(X1~Xn)에 대해 교번적으로 유지펄스를 공급하기 위하여, 소정의 유지전압(Vs)의 제1 전원을 스위칭하는 제1 스위치(M1)를 포함하는 유지펄스 발생부가 접속된다. 그리고, Y전극라인들(Y1~Yn)에는, 접지전위를 인가하기 위하여 접지전위(VG)의 제2 전원을 스위칭하는 제2 스위치(M2)를 포함하는 제1 접지전위 인가부가 접속된다. 또한, Y전극라인들(Y1~Yn)에는, 리셋개시전압(Vs)으로부터 리셋최고전압(Vset+Vs)까지 상승하는 램프파형을 인가하기 위하여, Y전극라인들과 제3 전원(Vset)의 사이에 접속된 제1 커패시터(Cset)와, Y전극라인들과 제3 전원(Vset)의 사이에 접속된 제3 램프 스위치(M3)를 포함하는 상승램프 발생부가 접속된다.
그리고, Y전극라인들(Y1~Yn)에는, 메인리셋구간에서 리셋최저전압(Vnf1+Vea)까지 하강하는 램프파형을 인가하고, 리셋최저전압(Vnf1+Vea)에서 Y전극에 X전극에 대한 전위차를 크게 하는 바이어스 전압(-Vea)을 인가하기 위하여, 바닥전압(Vnf1)의 제4 전원에 접속된 제4 램프 스위치(M4)와, 제4 램프 스위치와 Y전극라인들의 사이에 접속된 제너다이오드(DZ), 및 제4 전원(M4)과 Y전극라인들의 사이에 접속된 제5 스위치(M5)를 구비하는 제1 하강램프 발생부가 접속된다.
제1 하강램프 발생부의 제너다이오드와 접속된 Y전극라인에는, 제4 램프 스위치가 턴온되면 리셋최저전압(Vnf1+Vea)까지 하강하는 펄스가 인가되고, 제5 스위 치가 턴온되면 리셋최저전압(Vnf1+Vea)보다 바이어스 전압(-Vea)만큼 X전극에 대한 전위차가 큰 제4 전원의 전압(Vnf1)이 인가된다.
또한, Y전극라인들(Y1~Yn)에는, 순차적으로 스캔하이 전압(VSC-H)에서 스캔로우 전압(VSC-L)의 스캔펄스를 인가하는 스캔펄스 발생부를 구비한다. 도 12의 회로도에서는, 스캔펄스 발생부는, 스캔하이 전압(VSC-H)의 제6 전원과 Y전극라인의 사이에 접속된 제6 스위치(M6), 및 스캔로우 전압(VSC-L)의 제7 전원(M7)과 Y전극라인의 사이에 접속된 제7 스위치(M7)를 포함하며, 제6 스위치(M6)가 온을 유지하는 도중에, 어드레싱 순간에만 제6 스위치(M6)는 오프되고 제7 스위치(M7)가 턴온될 수 있다.
또한, 상기 Y전극라인에는, 보조리셋구간에서 리셋개시전압으로부터 제2 리셋최저전압(Vnf2)까지 하강하는 램프파형을 인가하기 위하여, 제2 리셋최저전압(Vnf2 )을 공급하는 제8 전원에 접속된 제8 램프 스위치(M8)를 포함하는 제2 하강램프 발생부가 접속된다.
한편, X구동부(208)를 살펴보면, 패널 커패시터(Cp)의 제2단에 접속된 X전극라인들에는 접지전위(VG)를 인가하는 제10 스위치(M10)를 포함하는 제2 접지전위 인가부가 접속된다. X전극라인에는, 도 8의 구간(t1~t2)의 램프파형의 소거펄스를 인가하기 위한 램프 스위치(M9)와, 구간(t3~t5)의 X바이어스 전압(Ve)을 인가하기 위한 스위치(M11), 및 유지방전구간(t5~t6)에서 유지펄스를 인가하기 위한 스위치 (M12)가 접속된다.
제4 전원의 전압(Vnf1)이 인가된 후, Y전극라인들 및 X전극라인들의 접지전위 인가부(M2, M10)가 접지전위(VG)를 Y전극라인들 및 X전극라인들에 각각 공급한다.
Y구동부(204)의 제1 스위치(M1)와 제2 스위치(M2)는, 유지구간(PS)에서 패널 커패시터(Cp)의 제1단인 Y전극라인들에 유지전압(Vs)과 접지전압(VG)을 교번적으로 인가하는 역할을 하며, 제6 스위치(M6)와 제7 스위치(M7)는, 어드레스구간(PA)에서 패널 커패시터(Cp)의 제1단인 Y전극라인들에 스캔하이 전압(VSC-H)과 스캔로우 전압(VSC-H) 중의 어느 하나를 선택적으로 인가하는 역할을 한다. 제3, 4, 제8 및 9 스위치(M3, M4, M8, M9)는, 게이트와 소스간에 연결된 커패시터(C3, C4, C8, C9)의 영향으로 인해, 소스-드레인 사이에 일정한 전류가 흐르기 때문에, 램프파형의 전압을 통과시키는 역할을 한다.
이하에서, 도 9의 제4 서브필드(SF4)에서 타이밍(t1~t6)에 따라, 도 12에 개시된 회로의 동작을 설명한다.
먼저, 도 9의 제4 서브필드(SF4)의 리셋구간(PR4)에서, 구간(t1~t2)에서, X전극라인에 소거펄스를 인가하기 위하여, X구동부(208)에서는 제10 스위치(M10)가 온되어 있던 상태에서 턴오프되고 제9 램프 스위치(M9)가 턴온되어 상승램프파형의 소거펄스가 인가된다. 이때, Y구동부(204)에서는 제2 스위치(M2)와 메인 스위치(MM)만이 온되고 다른 모든 스위치는 오프됨으로써, 패널 커패시터(Cp)의 제1단에는 접지전위(VG)가 인가된다.
그리고, 시점(t2)에서, X구동부(208)에서는 제10 스위치(M10)가 턴온되어 X전극라인이 접지되고, Y구동부(204)에서는 상승램프펄스 개시시점에서 메인 스위치(MM)가 온을 유지하고 제2 스위치(M2)가 오프되는 동시에, 제1 스위치(M1)가 온됨으로써, 패널 커패시터(Cp)의 제1단인 Y전극라인에는 제1 전원의 전압(Vs)이 인가된다. 그 후, 메인 스위치(MM)는 오프되고 제3 램프 스위치(M3)가 턴온된다. 이때, 제1 커패시터(Cset)의 제2단은 제3 전원의 전압(Vset)이 미리 충전되어 있고, 제1 스위치(M1)가 온되어 있으므로, 패널 커패시터(Cp)의 제1단에는 제1 전원의 전압(Vs)으로부터 리셋최고전압(Vset+Vs)까지 상승하는 상승램프 파형의 펄스가 인가되면서, 방전셀 내부에서는 제1차 초기화방전이 일어나고 Y 전극들 근처에는 다량의 음전하가 축적된다. 이때, 상승램프 파형의 펄스(t2~t3)는 강방전이 일어나지 않고 약방전이 지속적으로 일어날 수 있는 기울기를 가져야 한다.
리셋최고전압(Vset+Vs)이 소정시간 유지된 후, 시점(t3)에서, 제1 스위치(M1)가 온된 상태에서 제3 스위치(M3)가 오프되고 메인 스위치(MM)가 온 됨으로써, 패널 커패시터(Cp)의 제1단에는 제1 전원의 전압(Vs)이 인가된다.
그 후, 하강램프 시작시점에서, X구동부(208)의 제11 스위치(M11)가 온되어 X전극에 X바이어스 전압(Ve)이 인가된 상태에서, Y구동부(204)의 메인 스위치(MM)가 오프되고, 제1 스위치(M1)는 오프되고 제4 램프 스위치(M4)가 온됨으로써(이때까지 제5 스위치(M5)는 오프되어 있는 상태이다), 패널 커패시터(Cp)의 제1단에는 리셋최저전압인 제4 전원의 전압(Vnf1+Vea)까지 하강하는 하강램프펄스가 인가된다. 제4 램프 스위치(M4)와 패널 커패시터(Cp)의 제1단에 개재된 제너 다이오드(Dz)의 제너전압(Vea)으로 인하여, 패널 커패시터(Cp)의 제1단에는 바닥전압(Vnf1)인 제4 전원의 전압보다도 제너전압(Vea)만큼 높은 전압이 인가된다. 하강램프펄스에 의하여, 방전셀 내부에서는 제2차 초기화방전이 일어나고 Y 전극들 근처에는 약간의 음전하가 방출되어 모든 Y 전극들에 쌓이는 음전하의 양이 균일화된다. 이때, 하강램프 파형의 펄스(t3~t4)는 강방전이 일어나지 않고 약방전이 지속적으로 일어날 수 있는 기울기를 가진다.
그러나, 상승램프 펄스(t2~t3) 및 하강램프 펄스(t3~t4)에서, 약방전이 아닌 강방전이 발생하면, 리셋최저전압(Vnf1+Vea)에 도달한 시점에서, Y전극 상에는 양전하가 쌓이게 되는 문제점이 발생한다.
따라서, 바이어스 전압인가구간(t31~t32)에서, 제5 스위치(M5)가 온되면, 패널 커패시터(Cp)의 제1단인 Y전극에는 제4 전원의 바닥전압(Vnf1)이 인가된다. 이에 따라, 리셋구간에서 강방전이 발생한 경우에, 도 10과 같이, 강방전에 의해서 Y전극들(Y1~Yn)상에 쌓였던 양전하에 더하여 바이어스 전압(-Vea)에 의하여 추가적으로 양전하가 쌓이게 된다. 그리고, X전극들(X~Xn)상에는 Y전극들(Y1~Yn)과의 전위차에 의하여 추가적으로 음전하가 쌓이게 된다. 따라서, 구간(t31~t32)에서 축적되는 벽전하는 하강램프 구간(t3~t31)에서 발생하는 강방전에 의해 쌓인 벽전하보다도 많게 된다. 그 벽전하의 양은, X전극들(X1~Xn)에 축적되는 부극성 벽전하에 의한 전압을 -ΔVX, Y전극들(Y1~Yn)에 축적되는 정극성 벽전하에 의한 전압을 +ΔVY로 하면, X전극들과 Y전극들간의 전압차 ΔVY+ΔVX는 방전개시전압(Vf)보다도 크게되는 정도이다. 다시 말하면, 리셋최저전압(Vnf1+Vea)에서, Y전극들(Y1~Yn)에 추가적으로 인가되는 바이어스 전압(-Vea)은, 리셋구간에서 강방전이 발생한 비정상상태에서 추가적으로 부가된 벽전하에 의한 X전극들(X1~Xn)과 Y전극들(Y1~Yn)간의 전압차 ΔVY+ΔVX가 방전개시전압(Vf)보다도 크게되는 정도이어야 한다.
그 후, 접지중화구간(t32~t4)에서, X구동부(208)의 제10 스위치(M10)와 Y구동부(204)의 제2 스위치(M2)가 턴온되어, X전극과 Y전극에 접지전위가 인가된다. 이와 같이, X전극들(X1~Xn)과 Y전극들(Y1~Yn)에 동일한 전압을 인가하여, X전극들(X1~Xn)과 Y전극들(Y1~Yn) 사이의 전위차를 0으로 하면 자기소거방전이 발생하여 X전극들(X1~Xn)과 Y전극들(Y1~Yn)의 벽전하가 중화된다. 이로써, 리셋구간에서 강방전이 발생한 경우 Y전극들(Y1~Yn)상에 쌓인 양전하가 소거되어, 정상적인 리셋을 거친 방전셀의 벽전하 상태에 가깝게 된다. 따라서, 본 발명에 따른 패널구동방법에 의하면, 리셋구간에서 강방전이 발생한 경우에도, 어드레스 구간에서 선택되지 않은 셀이 유지방전구간에서 유지방전을 일으키는 현상을 방지할 수 있다.
이후, 어드레스 구간(PA4)에서는, 복수의 Y전극라인들에 있어서, 순차적으로 제6 스위치(M6)와 제7 스위치(M7)가 선택적으로 턴온되어 스캔하이 전압(VSC-H)과 스캔로우 전압(VSC-L)에 의한 스캔펄스가 인가된다. 그리고, 유지방전구간(PS4)에서는, 메인 스위치(MM)가 턴온된 상태에서, Y구동부(204)의 제1 스위치(M1)와 제2 스 위치(M2)가 교번적으로 턴온되고 X구동부(208)의 제10 스위치(M10)와 제12 스위치(M12)가 교번적으로 턴온됨으로써, Y전극과 X전극 사이에서 교번적인 유지방전이 발생한다.
그리고, 제5 서브필드(SF5)의 보조리셋구간(PR5)에서는, 제4 서브필드(SF4)와 같은 상승램프 펄스(t2~t3)이 존재하지 않고, 소정의 전압(예를 들어, 유지전압(Vs))이 유지(t7~t8)된 후 하강하는 하강램프 펄스(t8~t81)만이 존재한다.
먼저, 도 9의 제5 서브필드(SF5)의 리셋구간(PR5)에서, 구간(t6~t7)에서, X전극라인에 소거펄스를 인가하기 위하여, X구동부(208)에서는 제10 스위치(M10)가 온되어 있던 상태에서 턴오프되고 제12 스위치(M12)가 턴온되어 유지전압(Vs)을 가진 구형파 펄스가 인가된다. 이때, Y구동부(204)에서는 제2 스위치(M2)와 메인 스위치(MM)만이 온되고 다른 모든 스위치는 오프됨으로써, 패널 커패시터(Cp)의 제1단에는 접지전위(VG)가 인가된다.
그리고, 시점(t7)에서, X구동부(208)에서는 제10 스위치(M10)가 턴온되어 X전극라인이 접지되고, Y구동부(204)에서는 상승램프펄스 개시시점에서 메인 스위치(MM)가 온을 유지하고 제2 스위치(M2)가 오프되는 동시에, 제1 스위치(M1)가 온됨으로써, 패널 커패시터(Cp)의 제1단인 Y전극라인에는 제1 전원의 전압(Vs)이 인가된다. 그 후, 제1 전원의 전압(Vs)이 소정시간(t7~t8)동안 유지된 후, 하강램프 시작시점(t8)에서, X구동부(208)의 제10 스위치(M10)는 턴오프되고 제11 스위치(M11)가 턴온되어 X전극에 X바이어스 전압(Ve)이 인가된 상태에서, Y 구동부(204)의 제1 스위치(M1)는 오프되고 제8 램프 스위치(M8)가 온됨으로써, 패널 커패시터(Cp)의 제1단에는 제2 리셋최저전압인 제8 전원의 전압(Vnf2)까지 하강하는 하강램프펄스가 구간(t8~t81)동안 인가된다. 하강램프펄스에 의하여, 방전셀 내부에서는 초기화방전이 일어나고 Y 전극들 근처에는 이미 이전 서브필드에서 쌓여 있단 다량의 음전하중에서 약간의 음전하가 방출되어 모든 Y 전극들에 쌓이는 음전하의 양이 균일화된다. 이때, 보조리셋구간(PR5)의 하강램프 파형의 펄스(t8~t81)는 강방전이 일어나지 않고 약방전이 지속적으로 일어날 수 있는 기울기를 가진다. 보조리셋구간(PR5)에서는, 메인리셋구간(PR4)의 상승램프 펄스가 인가되지 않으므로 Y전극에 상대적으로 음전하가 적게 쌓이기 때문에, 메인리셋구간(PR4)에 비하여 강방전이 발생할 우려가 거의 없다. 따라서, 보조리셋구간(PR5)에서는 하강램프 펄스가 제2 리셋최저전압(Vnf2)에 도달하더라도 추가적인 바이어스 전압을 Y전극에 인가하지 않아도 무방하다. 그러므로, 메인리셋구간(PR4)을 가진 제4 서브필드(SF4)와 같이 X전극과 Y전극간의 접지중화구간(t32~t4)을 가질 필요가 없다.
이와 같이, 본 발명에 따르면, 메인리셋구간과 보조리셋구간 중에서, 강방전이 발생할 우려가 큰 메인리셋구간에서만 선택적으로 자기소거방전을 위한 바이어스 펄스를 인가함으로써, 보조리셋구간에서 자기소거방전에 의한 콘트라스트 저하가 방지된다.
이후, 어드레스 구간(PA4)에서는, 복수의 Y전극라인들에 있어서, 순차적으로 제6 스위치(M6)와 제7 스위치(M7)가 선택적으로 턴온되어 스캔하이 전압(VSC-H)과 스캔로우 전압(VSC-L)에 의한 스캔펄스가 인가된다. 그리고, 유지방전구간(PS4)에서는, Y구동부(204)의 제1 스위치(M1)와 제2 스위치(M2)가 교번적으로 턴온되고 X구동부(208)의 제10 스위치(M10)와 제12 스위치(M12)가 교번적으로 턴온됨으로써, Y전극과 X전극 사이에서 교번적인 유지방전이 발생한다.
도 13은 본 발명에 따른 플라즈마 디스플레이 패널구동방법이 적용될 수 있는 구동장치의 일 실시예를 나타내는 회로도로서, 도 10의 타이밍도를 구현할 수 있는 회로도이다.
도 13의 회로도는 제7 스위치(M7)가 생략되어 있고, 제4 전원의 전압이 스캔로우전압(VSC-L)과 동일하다는 점에서, 도 12의 회로와 상이하다. 도 13의 회로도를 가진 구동장치에 의하면, 리셋구간(PR4)의 하강램프 펄스가 인가된 후의 전하축적구간(t31~t32)에서 인가되는 바닥전압이 스캔로우 전압(VSC-L)과 동일하게 된다.
도 13의 회로를 포함하는 구동장치에서, 스캔펄스 발생부는, 스캔하이 전압(VSC-H)의 제6 전원과 Y전극라인과의 사이에 접속된 제6 스위치(M6)를 포함하고, 제6 스위치가 온을 유지하는 도중에, 어드레싱 순간에만 제6 스위치(M6)는 턴오프되고 제1 하강램프 발생부의 제5 스위치(M5)가 턴온됨으로써 제4 전원의 전압이 스캔로우 전압(VSC-L)으로서 인가될 수 있다.
도 13의 회로를 포함하는 구동장치에 의하면, Y전극들(Y1~Yn)에 인가해야 하 는 바이어스 전압(-Vea)을 위한 구동회로와, 스캔로우 전압(VSC-L)을 인가하는 구동회로가 공유될 수 있으므로, 플라즈마 디스플레이 패널구동장치의 제조비용을 절감할 수 있다.
도 14는 본 발명에 따른 플라즈마 디스플레이 패널구동방법이 적용될 수 있는 구동장치의 일 실시예를 나타내는 회로도로서, 제2 리셋최저전압(Vnf2)의 전위가 제1 리셋최저전압(Vnf1+Vea)의 전위와 동일한 경우를 구현할 수 있는 회로도이다.
도 14의 회로도는 제7 스위치(M7)가 생략되어 있고, 제4 전원의 전압이 스캔로우전압(VSC-L)과 동일하며, 또한, 제8 전원 및 제8 스위치(M8)가 생략되어 있다는 점에서, 도 12의 회로와 상이하다. 도 14의 회로도를 가진 구동장치에 의하면, 메인리셋구간(PR4)의 하강램프 펄스가 인가된 후의 전하축적구간(t31~t32)에서 인가되는 바닥전압이 스캔로우 전압(VSC-L)과 동일하며, 또한, 보조리셋구간(PR5)의 하강램프 펄스가 제2 리셋최저전압(Vnf2)에 도달할 때의 전위가 제1 리셋최저전압(Vnf1+Vea)의 전위와 동일한 경우를 구현할 수 있는 회로도이다.
도 14의 회로를 포함하는 구동장치에서, 상기 Y전극에 리셋개시전압(Vs)으로부터 제2 리셋최저전압(Vnf2)까지 하강하는 램프파형을 인가하는 제2 하강램프 발생부는, 제1 하강램프 발생부의 제5 스위치(M5)와 동일하다. 이 경우, 보조리셋구간(PR5)의 제2 리셋최저전압(Vnf2)과 제4 서브필드의 메인리셋구간(PR4)의 바닥전압 (Vnf2 또는 VSC-L)과의 전위차(ΔVZ)는 바이어스 전압(Vea)와 동일하다. 즉, 제2 하강램프 발생부는 제1 하강램프 발생부의 제5 스위치(M5)를 제1 하강램프 발생부와 공유할 수 있다. 따라서, 도 14의 회로를 포함하는 구동장치에 의하면, Y전극들(Y1~Yn)에 인가해야 하는 바이어스 전압(-Vea)을 위한 구동회로와, 보조리셋구간(PR5)의 하강램프 펄스를 인가하기 위한 제2 하강램프 발생부의 구동회로가 공유될 수 있으므로, 플라즈마 디스플레이 패널구동장치의 제조비용을 절감할 수 있다.
도 14의 회로를 포함하는 구동장치에서, 스캔펄스 발생부는, 스캔하이 전압(VSC-H)의 제6 전원과 Y전극라인과의 사이에 접속된 제6 스위치(M6)를 포함하고, 제6 스위치가 온을 유지하는 도중에, 어드레싱 순간에만 제6 스위치(M6)는 턴오프되고 제1 하강램프 발생부의 제5 스위치(M5)가 턴온됨으로써 제4 전원의 전압이 스캔로우 전압(VSC-L)으로서 인가될 수 있다. 따라서, 도 14의 회로를 포함하는 구동장치에 의하면, Y전극들(Y1~Yn)에 인가해야 하는 바이어스 전압(-Vea)을 위한 구동회로와, 스캔로우 전압(VSC-L)을 인가하는 구동회로가 공유될 수 있으므로, 플라즈마 디스플레이 패널구동장치의 제조비용을 절감할 수 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같은, 본 발명의 플라즈마 디스플레이 패널구동방법 및 그 구동장치에 의하면 다음과 같은 효과가 있다.
첫째, 플라즈마 디스플레이 패널의 방전셀의 초기화가 실패할 경우에도 벽전하 상태가 정상적인 상태에 근접하도록 조절할 수 있으므로, 플라즈마 디스플레이 패널의 방전셀의 벽전하 상태를 초기화하기 위한 리셋동작의 신뢰성이 향상된다.
둘째, 방전셀을 초기화시키기 위한 리셋구간에서 비의도적인 강방전이 발생할 경우에 대비하여 정상적인 벽전하상태에 유사하게 설정하기 위한 전압 파형을 인가함으로써, 리셋 동작의 신뢰성을 향상시키고, 플라즈마 디스플레이 패널의 계조 표시의 신뢰성 및 콘트라스트가 향상된다.
셋째, 메인리셋구간과 보조리셋구간 중에서, 강방전이 발생할 우려가 큰 메인리셋구간에서만 선택적으로 자기소거방전을 위한 바이어스 펄스를 인가함으로써, 보조리셋구간에서 자기소거방전에 의한 콘트라스트 저하가 방지된다.
넷째, Y전극들에 인가해야 하는 바이어스 전압을 위한 구동회로와, 스캔로우 전압을 인가하는 구동회로가 공유되는 경우에는 플라즈마 디스플레이 패널구동장치의 제조비용을 절감할 수 있다. 또한, Y전극들에 인가해야 하는 바이어스 전압을 위한 구동회로와, 보조리셋구간의 하강램프 펄스를 인가하기 위한 제2 하강램프 발생부의 구동회로가 공유될 수 있으므로, 플라즈마 디스플레이 패널구동장치의 제조 비용을 절감할 수 있다.
본 발명은 이상에서 설명되고 도면들에 표현된 예시들에 한정되는 것은 아니다. 전술한 실시 예들에 의해 가르침 받은 당업자라면, 다음의 특허 청구 범위에 기재된 본 발명의 범위 및 목적 내에서 치환, 소거, 병합 등에 의하여 전술한 실시 예들에 대해 많은 변형이 가능할 것이다.

Claims (19)

  1. 어드레스 전극들과, 상기 어드레스 전극들에 교차하는 제1 전극들 및 제2 전극들을 구비하는 플라즈마 디스플레이 패널에 대하여, 리셋구간, 어드레스구간, 및 유지방전구간으로 이루어진 서브필드들의 조합으로 계조가 표현되는 플라즈마 디스플레이 패널구동방법에 있어서,
    제1 서브필드의 리셋구간에서, 상기 제1 전극들에 상승램프 펄스 및 하강램프 펄스가 인가되어 방전셀내의 벽전하가 초기화되고, 상기 제1 전극들과 상기 제2 전극들과의 사이에 강방전이 발생한 경우에는 자기소거방전이 발생되며,
    제2 서브필드의 리셋구간에서, 상기 제1 전극들에 하강램프 펄스가 인가되고,
    상기 어드레스구간에서, 상기 제1 전극들에 순차적으로 스캔하이 전압에서 스캔로우 전압의 스캔펄스가 인가될 때 상기 어드레스 전극들에 어드레스 데이터가 인가되어 방전셀이 선택되고,
    상기 유지방전구간에서, 상기 제1 전극들과 제2 전극들에 유지전압을 가진 펄스가 교번적으로 인가되어, 상기 선택된 방전셀에서 유지방전이 발생하는 플라즈마 디스플레이 패널구동방법.
  2. 제1항에 있어서,
    상기 제1 서브필드의 리셋구간에서, 상기 제1 전극들에 리셋개시전압에서 상 승램프 파형의 펄스가 리셋최고전압까지 인가된 후, 상기 하강램프 파형의 펄스가 제1 리셋최저전압까지 인가되고,
    상기 제1 리셋최저전압에서 상기 제1 전극들에 상기 제2 전극들에 대한 전위차를 크게 하는 바이어스 전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.
  3. 제2항에 있어서,
    상기 리셋구간에서, 상기 바이어스 전압의 크기는,
    상기 하강램프 파형의 펄스가 인가되는 중에 강방전이 발생한 경우에 상기 제1 전극들에 쌓인 정극성 벽전하와, 상기 바이어스 전압에 의하여 축적된 정극성 벽전하와의 합에 의하여 형성되는 제1 전극들의 전압과, 상기 제2 전극들에 쌓인 부극성 벽전하에 의하여 형성되는 제2 전극들의 전압과의 차이가 방전개시전압보다 크게 하는 크기를 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.
  4. 제3항에 있어서,
    상기 바이어스 전압은, 상기 제1 리셋최저전압에서 상기 스캔로우 전압을 차감한 값을 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.
  5. 제3항에 있어서,
    상기 제1 전극들에 상기 바이어스 전압이 인가된 후, 상기 제1 전극들과 상 기 제2 전극들에 동일한 전위의 중화전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.
  6. 제5항에 있어서,
    상기 중화전압은 접지전압인 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.
  7. 제5항 또는 제6항에 있어서,
    상기 중화전압이 인가될 때, 상기 제1 전극들에 쌓인 정극성 벽전하와 상기 제2 전극들에 쌓인 부극성 벽전하 사이에 자기소거방전이 발생되는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.
  8. 제1항에 있어서,
    상기 유지방전구간에서 인가되는 유지전압을 가진 펄스는,
    상기 리셋구간에서 자기소거방전이 발생한 경우, 유지방전이 발생되지 않는 크기를 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.
  9. 제2항에 있어서,
    상기 제1 리셋최저전압에서 제1 전극들에 인가되는 상기 바이어스 전압은,
    상기 바이어스 전압에 의하여 축적되는 정극성 벽전하가, 상기 제1 전극들에 강방전이 발생하지 않았을 경우에 축적된 다량의 부극성 벽전하를 상쇄하여 상기 어드레스구간에서 어드레스 방전이 불가능한 크기의 전압보다는 높은 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.
  10. 제1항에 있어서,
    상기 제2 서브필드의 리셋구간은, 이전 서브필드에서 유지방전이 발생되어 상기 제1 전극들 상에 부극성 벽전하가 쌓여 있는 경우 상기 제1 전극들에 제2 리셋최저전압까지 하강하는 하강램프펄스가 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널구동방법.
  11. 제1항 내지 제10항 중 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매체.
  12. 제1 및 제2 유지전극을 구비하는 플라즈마 디스플레이 패널의 제1 전극에, 제2 전극에 대해 교번적으로 유지펄스를 공급하는 유지펄스 발생부;
    상기 제1 전극에 접지전위를 인가하는 제1 접지전위 인가부;
    상기 제1 전극에 리셋개시전압으로부터 리셋최고전압까지 상승하는 램프파형을 인가하는 상승램프 발생부;
    상기 제1 전극에 제1 리셋최저전압까지 하강하는 램프파형을 인가하고, 상기 제1 리셋최저전압에서 상기 제1 전극에 상기 제2 전극에 대한 전위차를 크게 하는 바이어스 전압을 인가하는 제1 하강램프 발생부;
    상기 제1 전극에 상기 리셋개시전압으로부터 제2 리셋최저전압까지 하강하는 램프파형을 인가하는 제2 하강램프 발생부; 및
    상기 제1 전극에 순차적으로 스캔하이 전압에서 스캔로우 전압의 스캔펄스를 인가하는 스캔펄스 발생부;
    를 구비하는 플라즈마 디스플레이 패널구동장치.
  13. 제12항에 있어서,
    상기 유지펄스 발생부는 소정의 유지전압의 제1 전원을 스위칭하는 제1 스위치를 포함하고, 상기 제1 접지전위 인가부는 접지전위의 제2 전원을 스위칭하는 제2 스위치를 포함하며,
    상기 상승램프 발생부는 상기 제1 전극과 제3 전원의 사이에 접속된 제1 커패시터와, 상기 제1 전극과 상기 제3 전원의 사이에 접속된 제3 램프 스위치를 포함하며;
    상기 제1 하강램프 발생부는 제1 리셋최저전압을 공급하는 제4 전원에 접속된 제4 램프 스위치와, 상기 제4 램프 스위치와 상기 제1 전극의 사이에 접속된 제너다이오드, 및 상기 제4 전원과 상기 제1 전극의 사이에 접속된 제5 스위치를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널구동장치.
  14. 제13항에 있어서,
    상기 하강램프 발생부의 상기 제너다이오드와 접속된 제1 전극에,
    상기 제4 램프 스위치가 턴온되면 리셋최저전압까지 하강하는 펄스가 인가되고, 상기 제5 스위치가 턴온되면 상기 리셋최저전압보다 바이어스 전압만큼 상기 제2 전극에 대한 전위차가 큰 제4 전원의 전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널구동장치.
  15. 제14항에 있어서,
    상기 제2 전극에 접지전위를 인가하는 제2 접지전위 인가부를 더 포함하고,
    상기 제4 전원의 전압이 인가된 후 상기 제1 및 제2 접지전위 인가부가 접지전위를 상기 제1 및 제2 전극에 각각 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널구동장치.
  16. 제13항에 있어서,
    상기 스캔펄스 발생부는, 스캔하이 전압의 제6 전원과 상기 제1 전극의 사이에 접속된 제6 스위치, 및 스캔로우 전압의 제7 전원과 상기 제1 전극의 사이에 접속된 제7 스위치를 포함하며,
    상기 제6 스위치가 온을 유지하는 도중에, 어드레싱 순간에만 상기 제6 스위치는 오프되고 상기 제7 스위치가 온되는 것을 특징으로 하는 플라즈마 디스플레이 패널구동장치.
  17. 제13항에 있어서,
    상기 스캔펄스 발생부는, 스캔하이 전압의 제6 전원과 상기 제1 전극의 사이에 접속된 제6 스위치를 포함하고,
    상기 제6 스위치가 온을 유지하는 도중에, 어드레싱 순간에만 상기 제6 스위치는 오프되고 상기 하강램프 발생부의 제5 스위치가 온되어 상기 제1 전극에 상기 제4 전원의 전압이 스캔로우 전압으로서 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널구동장치.
  18. 제13항에 있어서,
    상기 제2 하강램프 발생부는, 제2 리셋최저전압을 공급하는 제8 전원에 접속된 제8 램프 스위치를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널구동장치.
  19. 제18항에 있어서,
    상기 제2 하강램프 발생부는 상기 제1 하강램프 발생부의 제5 스위치를 상기 제1 하강램프 발생부와 공유하는 것을 특징으로 하는 플라즈마 디스플레이 패널구동장치.
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