KR100583146B1 - A method for forming of semiconductor device using to Selective Epitaxial Growth - Google Patents

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Abstract

본 발명은 SEG 공정 시의 과도한 측면성장을 억제하여 소자간의 단락을 방지할 수 있는 반도체 소자 제조방법을 제공하는 데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소자분리막이 형성된 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트 구조를 형성하는 제1 단계 및 상기 제1 단계 수행 후, 수소베이크와 에피택셜 실리콘 성장을 적어도 2회 이상 반복적으로 실시하여 노출된 상기 실리콘 기판 상에 선택적으로 에피택셜 실리콘층을 성장시키는 제2 단계를 포함하여 이루어진다.An object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent the short-circuit between devices by suppressing excessive side growth during the SEG process. In order to achieve the above object, the present invention provides a gate structure including a mask insulating film and a gate sidewall spacer on a silicon substrate on which a device isolation film is formed, and after performing the first step, hydrogen bake and epitaxial silicon growth. Repeating at least two or more times to selectively grow an epitaxial silicon layer on the exposed silicon substrate.

에피택셜 실리콘층, 수소 베이크Epitaxial Silicon Layer, Hydrogen Bake

Description

선택적 에피택셜 성장법을 적용한 반도체소자 제조방법{A method for forming of semiconductor device using to Selective Epitaxial Growth} A method for forming of semiconductor device using to Selective Epitaxial Growth}             

도1은 종래기술에 따라 SEG를 적용한 SAC 패드 형성 후의 단면을 도시한 도면.1 is a cross-sectional view after the SAC pad is formed by applying the SEG according to the prior art.

도2는 종래기술에 따라 에피택셜 실리콘층을 성장시킨 상태의 주사전자현미경 사진.Figure 2 is a scanning electron micrograph of a state in which the epitaxial silicon layer is grown according to the prior art.

도3a 내지 도3c는 본 발명의 일실시예에 따른 SEG를 적용한 SAC 플러그 패드 형성공정을 도시한 도면.3A to 3C are diagrams illustrating a SAC plug pad forming process to which SEG is applied according to an embodiment of the present invention.

도4는 본 실시예에 따라 에피택셜 실리콘을 성장시킨 상태의 주사전자현미경 사진.4 is a scanning electron micrograph of a state in which epitaxial silicon is grown according to the present embodiment.

*도면의 주요부분에 대한 부호의 간단한 설명* Brief description of symbols for the main parts of the drawings

30 : 실리콘 기판 31 : 소자분리막30: silicon substrate 31: device isolation film

36 : 에피택셜 실리콘층36 epitaxial silicon layer

본 발명은 고집적 반도체소자의 제조방법에 관한 것으로, 선택적 에피택셜 성장법(Selective Epitaxial Growth, 이하 SEG라 약칭함)을 적용한 반도체소자 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a highly integrated semiconductor device, and more particularly, to a method for manufacturing a semiconductor device employing selective epitaxial growth (hereinafter, abbreviated as SEG).

반도체 소자의 특성을 개선하기 위한 여러가지 방법 중 하나로써, 모스 트랜지스터에 있어서는 얕은 소오스/드레인 접합이 요구되고 있다. 그런데, 소오스/드레인 접합이 얕아지면서 접합 저항이 증가하는 문제가 대두되었으며, 이를 해결하기 위한 구조로서 SEG를 적용한 엘리베이티드 소오스/드레인 구조가 제시되고 있다As one of various methods for improving the characteristics of semiconductor devices, shallow source / drain junctions are required in MOS transistors. However, as the source / drain junction becomes shallower, a problem arises in that the junction resistance increases, and an elevation source / drain structure using SEG has been proposed as a structure to solve this problem.

한편, 반도체소자가 고집적화되어 패턴이 미세화됨에 따라 각 층간의 오버랩 마진이 작아지고 있다. 서로 다른 층의 도전막을 서로 연결하여 주기 위한 콘택의 경우, 하부 도전막과 콘택 사이의 충분한 오버랩 마진을 확보하기 위해 자기정렬콘택(self align contact, 이하 SAC이라 약칭함) 기술을 적용하고 있다. 그런데, SAC 공정은 오버랩 마진을 확보할 수는 있으나, 집적도 향상에 따르는 단차비(aspect ratio)의 증가에 의한 SAC 식각의 마진부족 및 SAC 식각 과정에서의 기판의 손실 등의 문제점을 가지고 있다. On the other hand, as semiconductor devices become highly integrated and patterns become finer, overlap margins between layers become smaller. In the case of a contact for connecting conductive layers of different layers to each other, a self align contact (abbreviated as SAC) technology is applied to secure sufficient overlap margin between the lower conductive layer and the contact. By the way, the SAC process can secure overlap margin, but there are problems such as lack of margin of SAC etching due to an increase in aspect ratio due to the improvement of density and loss of a substrate in the SAC etching process.

이 문제점들을 해결하기 위한 하나의 방법으로, 최근에는 SAC 식각 이전에 식각 해당부위에 SEG(Silicon Epitaxtial Groth)를 이용한 에피택셜 실리콘막을 증착하여 SAC 패드를 형성하는 방법이 사용되고 있다. 또한, 그 적용범위를 확대하여 일반적인 콘택 플러그로 사용되었던 도핑된 폴리실리콘막 대신에 에피택셜 실리콘 막으로 대체하려는 시도도 병행되고 있다.In order to solve these problems, recently, a method of forming a SAC pad by depositing an epitaxial silicon film using SEG (Silicon Epitaxtial Groth) on a corresponding portion before etching the SAC is used. In addition, attempts have been made to expand the scope of application to replace epitaxial silicon films instead of the doped polysilicon films used as general contact plugs.

첨부된 도면 도1은 종래기술에 따라 SEG를 적용한 SAC 패드 형성 후의 단면을 도시한 것으로, 이하 이를 참조하여 설명한다.1 is a cross-sectional view of the SAC pad after the SEG is applied according to the related art, which will be described below with reference to the drawing.

도1에 도시된 바와 같이 소자분리막(11)이 형성된 실리콘 기판(10)상에 게이트 산화막(12), 게이트 전극용 전도막(13) 및 마스크 절연막(14)을 차례로 적층하고, 이를 패터닝하여 게이트를 형성한다. As shown in FIG. 1, a gate oxide film 12, a gate electrode conductive film 13, and a mask insulating film 14 are sequentially stacked on the silicon substrate 10 on which the device isolation film 11 is formed, and then patterned to form a gate. To form.

다음으로, 게이트 측벽에 산화막 또는 질화막을 사용하여 측벽 스페이서(15)를 형성한다. Next, sidewall spacers 15 are formed on the gate sidewalls by using an oxide film or a nitride film.

계속하여, 화학기상증착(Chemical Vapor Deposition, CVD)법을 사용하여 노출된 실리콘 기판(10) 상에 선택적으로 에피택셜(epitaxial) 실리콘층(16)을 성장시켜 SAC 패드 형성을 완료한다. 여기서, 에피택셜 실리콘층(16)의 도핑을 위해 직접적인 이온주입이나 인-시츄(IN-SITU) 도핑법을 사용할 수 있다.Subsequently, an epitaxial silicon layer 16 is selectively grown on the exposed silicon substrate 10 using chemical vapor deposition (CVD) to complete the SAC pad formation. Here, direct ion implantation or in-situ (IN-SITU) doping may be used for the doping of the epitaxial silicon layer 16.

여기서, 상기 종래기술에 따른 SEG를 적용한 SAC 패드 형성은 최대한 에피택셜 실리콘막의 높이를 증가시켜, 게이트 높이와의 차이를 줄이는 것을 가장 큰 목적으로 하고 있다.Here, the SAC pad is formed by applying the SEG according to the prior art is to increase the height of the epitaxial silicon film as much as possible, to reduce the difference with the gate height.

그러나, 상기 종래기술에 따른 SEG를 적용한 에피택셜 실리콘층의 성장은 수직성장(vertical growth)과 더불어 불필요한 측면성장(lateral growth)도 함께 이루어지고 있다. 이와 같은, 측면성장은 통상적으로 수직성장된 높이의 50 ~ 70 % 정도를 나타내고 있다.However, the growth of the epitaxial silicon layer to which the SEG is applied according to the prior art is performed along with vertical growth and unnecessary lateral growth. As such, the lateral growth typically represents about 50 to 70% of the vertically grown height.

예를 들면, 에피택셜 실리콘의 두께, 즉 수직성장된 높이가 200㎚인 경우의 측면성장되는 양은 최소 100㎚를 넘게된다. 반도체 소자가 고집적화됨에 따라 반도체 소자를 이루는 패턴의 선폭이 크게 축소되고 있으며, 이에 따라 소자분리막의 선폭이 측면성장 되는 길이보다 작아지면서, 단락(short, A)이 일어나는 문제점이 발생하고 있다. For example, the thickness of epitaxial silicon, that is, the amount of lateral growth when the vertically grown height is 200 nm, exceeds at least 100 nm. As the semiconductor device is highly integrated, the line width of the pattern constituting the semiconductor device is greatly reduced. As a result, the line width of the device isolation layer is shorter than the length of the side growth, and a short circuit (A) occurs.

한편, 도2는 종래기술에 따라 에피택셜 실리콘층을 성장시킨 상태의 주사전자현미경(Scanning Electronic Microscope, SEM) 사진으로, 에피택셜 실리콘층의 과도한 측면성장에 의해 셀간에 단락현상이 유발된 상태를 나타내고 있다.On the other hand, Figure 2 is a scanning electron microscope (Scanning Electronic Microscope, SEM) of the state in which the epitaxial silicon layer is grown according to the prior art, a state in which a short circuit phenomenon is caused between cells caused by excessive lateral growth of the epitaxial silicon layer. It is shown.

또한, 이와 같은 측면성장으로 인한 문제점은 통상적인 SEG공정, 즉 1회의 수소 베이크(bake) 실시 후 목표높이까지 한번의 에피택셜 실리콘층 성장으로 작업이 완료되는 공정 특성상, 측면성장을 감안하여 셀간의 거리 및 목표두께를 모두 만족시키기가 어렵기 때문에 결국, 에피택셜 실리콘층의 목표두께가 낮아지는 결과를 초래함에 따라 후속공정인 콘택 플러그 형성 시 공정마진을 확보하기 어려운 문제점이 발생하고 있다.In addition, the problem caused by the lateral growth is a conventional SEG process, that is, due to the characteristics of the process in which the operation is completed by one epitaxial silicon layer growth up to the target height after one hydrogen bake is performed, considering the lateral growth between cells. Since it is difficult to satisfy both the distance and the target thickness, the result is that the target thickness of the epitaxial silicon layer is lowered. As a result, it is difficult to secure a process margin when forming a subsequent contact plug.

본 발명은 SEG 공정 시의 과도한 측면성장을 억제하여 소자간의 단락을 방지할 수 있는 반도체 소자 제조방법을 제공하는 데 그 목적이 있다.
An object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent the short-circuit between devices by suppressing excessive side growth during the SEG process.

상기 목적을 달성하기 위한 본 발명은, 소자분리막이 형성된 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트 구조를 형성하는 제1 단계 및 상기 제1 단계 수행 후, 수소베이크와 에피택셜 실리콘 성장을 적어도 2회 이상 반복적으로 실시하여 노출된 상기 실리콘 기판 상에 선택적으로 에피택셜 실리콘층을 성장시키는 제2 단계를 포함하여 이루어진다.In order to achieve the above object, the present invention provides a gate structure including a mask insulating film and a gate sidewall spacer on a silicon substrate on which a device isolation film is formed, and after performing the first step, hydrogen bake and epitaxial silicon growth. Repeating at least two or more times to selectively grow an epitaxial silicon layer on the exposed silicon substrate.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

첨부된 도면 도3a 내지 도3c는 본 발명의 일실시예에 따른 SEG를 적용한 SAC 플러그 패드 형성공정을 도시한 도면이다.3A to 3C are diagrams illustrating a SAC plug pad forming process using SEGs according to an embodiment of the present invention.

본 실시예는 우선, 도3a에 도시된 바와 같이, 소자분리막(31)이 형성된 실리콘 기판(30) 상부에 게이트 산화막(32), 게이트 전극용 전도막(33) 및 마스크 산화막(34)을 차례로 적층하고, 이를 패터닝하여 게이트를 형성한다.In the present embodiment, first, as shown in FIG. 3A, the gate oxide film 32, the gate electrode conductive film 33, and the mask oxide film 34 are sequentially formed on the silicon substrate 30 on which the device isolation film 31 is formed. They are stacked and patterned to form gates.

다음으로, 게이트 측벽에 질화막을 사용하여 측벽 스페이서(35)를 형성한 후 게이트가 형성된 실리콘 기판(30) 노출부의 자연산화막을 제거하기 위하여 HF세정 또는 BOE세정공정을 수행한다.Next, after forming the sidewall spacer 35 using the nitride film on the gate sidewall, HF cleaning or BOE cleaning is performed to remove the native oxide film on the exposed portion of the silicon substrate 30 on which the gate is formed.

이어서, 저압화학기상증착(LPCVD)법을 사용하여 게이트 높이와 같게 또는 게이트 높이보다 약간 낮게 에피택셜 실리콘층(36)을 성장시킨다. The epitaxial silicon layer 36 is then grown using a low pressure chemical vapor deposition (LPCVD) method to be equal to or slightly below the gate height.

여기서, 에피택셜 실리콘층(36)의 증착에 대해 보다 자세히 고찰한다.Here, the deposition of the epitaxial silicon layer 36 is discussed in more detail.

먼저, 저압화학기상증착법을 사용하여 에피택셜 실리콘층(36)을 형성하기 전 에 800∼1000℃의 수소(hydrogen) 분위기에서 1∼5분 동안 최초 수소 베이크(bake)를 실시하여 자연산화막 형성을 방지한다. 이때, H2가스의 압력은 5 ~ 100Torr정도의 압력을 유지한다.First, before forming the epitaxial silicon layer 36 using low pressure chemical vapor deposition, the first hydrogen bake is performed in a hydrogen atmosphere at 800 to 1000 ° C. for 1 to 5 minutes to form a natural oxide film. prevent. At this time, the pressure of the H 2 gas is maintained at a pressure of about 5 ~ 100 Torr.

다음으로, 실리콘 기판(30)의 노출된 부위에 선택적으로 에피택셜 실리콘층(36)을 성장시키는데, 상기 종래기술에서와 같이 원하는 목표 두께만큼을 1회에 성장시키지 않고, 적어도 2회 이상 나누어 성장시키게 된다. 이때, 상기 에피택셜 실리콘층(36) 증착 시 소오스 가스로는 디클로로실래인(dichlorosilane, DCS)과 염산(HCl)의 혼합 가스를 사용하고, DCS 및 HCl의 유량은 각각 50∼300sccm 및 50 ~ 200sccm을 사용한다. 또한, 5 ~ 30slm 유량의 H2가스를 캐리어 가스(carrier gas)로 사용하고, 증착온도로는 800 ~ 900℃ 정도가 적당하다.Next, the epitaxial silicon layer 36 is selectively grown on the exposed portions of the silicon substrate 30, and grown at least twice without growing at a time the desired target thickness as in the prior art. Let's go. At this time, when the epitaxial silicon layer 36 is deposited, a mixed gas of dichlorosilane (DCS) and hydrochloric acid (HCl) is used as the source gas, and the flow rates of DCS and HCl are 50 to 300 sccm and 50 to 200 sccm, respectively. use. In addition, H 2 gas having a flow rate of 5 to 30 slm is used as a carrier gas, and a deposition temperature of about 800 to 900 ° C. is appropriate.

이때, 에피택셜 실리콘층(36) 성장 도중 추가적인 수소베이크 공정을 다수번 실시한다. 상기 추가적인 수소 베이크 공정은, 상기 최초 수소 베이크 공정에 비해 짧게(예컨대, 30초 이하의 시간동안) 공정을 실시하여 시간적인 차이만 두고, 나머지 조건은 상기 최초 수소 베이크 공정과 동일하게 실시한다.At this time, during the growth of the epitaxial silicon layer 36, an additional hydrogen baking process is performed a plurality of times. The additional hydrogen bake process is performed in a shorter time (eg, for 30 seconds or less) than the initial hydrogen bake process, except for a time difference, and the remaining conditions are performed in the same manner as the first hydrogen bake process.

즉, 수소 베이크와 에피택셜 실리콘층(36) 성장을 수회 반복, 교차하여 수행하게 되는 것이다. 이렇게 함으로써, 매회 성장된 에피택셜 실리콘층(36)의 표면을 안정화시켜 측면성장을 억제할 수가 있다. 한편, 접촉저항 감소를 목적으로 상기 에피택셜 실리콘층(36) 성장 시 인-시츄(IN-SITU)로 PH3가스 또는 AsH3가스를 50 ~ 500sccm 정도 흘려주어 도핑을 실시한다. 물론, 후속 이온주입을 통해 도핑을 실시 할 수 있다.That is, the hydrogen bake and epitaxial silicon layer 36 are repeatedly grown and crossed several times. By doing so, the surface of the epitaxial silicon layer 36 grown every time can be stabilized to prevent lateral growth. Meanwhile, when the epitaxial silicon layer 36 is grown, PH 3 gas or AsH 3 gas is flowed about 50 to 500 sccm in the in-situ to reduce contact resistance. Of course, doping may be carried out through subsequent ion implantation.

이와 같은, 추가적인 수소 베이크 공정이 에피택셜 실리콘층(36)의 성장에 미치는 영향을 보다 구체적으로 고찰하기로 한다.The effect of this additional hydrogen bake process on the growth of epitaxial silicon layer 36 will be discussed in more detail.

먼저, 일반적인 에피택셜 실리콘층의 성장반응은 모노머(monomer) 형태의 Si 댕글링 본드(dangling bond)에 DCS가스에 의해 공급된 Si가 계속적인 결합을 이루게 됨으로써 선택적으로 에피태셜 실리콘층이 성장이 되는 것이다.First, the growth reaction of a general epitaxial silicon layer is that the epitaxial silicon layer is selectively grown by the continuous supply of Si supplied by DCS gas to the monomer-type Si dangling bond. will be.

그런데, 수소 베이크를 실시하게 되면 상기 모노머 형태의 댕글링 본드 상태를 성장이 진행되지 않거나, 매우 느린 속도의 성장진행을 가지는 다이머(dimer) 형태로 변환시켜주는 작용을 한다.However, when the hydrogen bake is performed, the dangling bond state in the monomer form does not progress or converts into a dimer form having a very slow growth rate.

한편, 에피택셜 실리콘층의 성장 시 인-시츄(IN-SITU)로 도핑을 실시할 경우에는, 평활한 면이 아닌 복잡한 토폴로지(topology)를 갖는 면을 유발하게 된다. 이러한, 토폴로지에서는 킹크(kink)가 다량 발생하게 되는데, 여기서 킹크와 다른 부분을 비교하면 킹크에서 댕글링 본드가 다른 부분에 비해 상대적으로 매우 높은 경향이 있다. 여기서, 킹크에 대해서 좀 더 살펴보면, 킹크란 3면이 만나는 곳을 일컫는 것으로서, 불안정한 상태라고는 볼 수 없지만 성장을 위한 원자가 달라붙는 작용이 다른 곳에 비해 더 많이 일어날 수 있는 특징이 있다. 또한, 일단 킹크가 형성이 되면, 킹크 형성에 관여한 면의 성장이 활성화되어 평활한 면을 유지하기가 힘들게 되는 특징이 있다.On the other hand, when doping in-situ (IN-SITU) during the growth of the epitaxial silicon layer, the surface having a complex topology (topology) is not a smooth surface. In this topology, a large amount of kink occurs, where the kink and other parts tend to have a relatively dangling bond in kink relatively higher than other parts. Here, if you look at the kink more, it refers to the place where the three sides of the kink, which is not considered unstable, but there is a characteristic that the action of the atoms sticking for growth can occur more than anywhere else. In addition, once the kink is formed, the growth of the surface involved in the formation of the kink is activated, it is difficult to maintain a smooth surface.

이와 같은 킹크의 형성 및 이로 인한 해당면의 측면성장은 측면과성장 억제에 유리한 평활한 형태의 측면형성을 방해하고, 이로 인하여 상대적으로 평활한 형 태의 측면이 형성된 경우보다 측면성장이 활성화되는 경향을 보인다.The formation of kinks and the lateral growth of the corresponding surface prevents the formation of the lateral surface and the smooth form which is advantageous for suppressing the growth, and thus the lateral growth tends to be activated more than the case where the relatively smooth side surface is formed. see.

수소베이크는 이러한 킹크에서의 다이머 형성을 통하여 킹크에서의 원자결합을 억제 또는 지연시킴으로써, 측면과성장억제에 유리한 평활한 실리콘 에피 표면을 유도하게 된다.Hydrogen bake inhibits or retards atomic bonds in kinks through the formation of dimers in these kinks, leading to a smooth silicon epi surface that is beneficial for lateral and growth inhibition.

또한, 일반적인 에피택셜 실리콘층 성장 시 원하는 두께 방향의 성장속도가 다른 곳에 비하여 가장 빠른 특성이 있지만, 수소 베이크에 의해 이러한 특성이 더욱 현저해진다.In addition, although the growth rate in the desired thickness direction is faster than that in other general epitaxial silicon layer growth, this characteristic becomes more remarkable by hydrogen baking.

결국, 에피택셜 실리콘층의 성장 중간중간에 수소 베이크를 실시하여 실리콘 에피표면을 다이머 형태로 변환시키게 되면, 킹크를 포함한 면에서의 성장속도를 급격하게 낮추어 측면 과성장을 억제할 수가 있게 된다.As a result, if the silicon epi surface is converted into a dimer form by hydrogen baking in the middle of the epitaxial silicon layer growth, the growth rate on the surface including the kink can be drastically lowered to suppress lateral overgrowth.

다음으로, 도3b에 도시된 바와 같이 전체 구조물의 상부에 에피택셜 실리콘층(36)간의 절연 및 후속 전도층과의 전기적 절연을 위해 층간절연막(37)을 전면 증착한 후 후속 콘택 마스크 공정을 용이하게 하기 위하여 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 실시하여 층간절연막(37)을 평탄화시킨다.Next, as shown in FIG. 3B, the interlayer insulating layer 37 is deposited on the entire surface of the entire structure to electrically insulate between the epitaxial silicon layer 36 and the subsequent conductive layer, thereby facilitating subsequent contact mask processes. In order to achieve this, a chemical mechanical polishing (CMP) process is performed to planarize the interlayer insulating film 37.

다음으로, 도3c에 도시된 바와 같이 상기 층간절연막(37)을 선택식각한 후 형성된 콘택홀을 플러그 물질로 매립하여 콘택 플러그(38)를 형성한다.Next, as shown in FIG. 3C, the contact hole formed after selectively etching the interlayer insulating layer 37 is filled with a plug material to form a contact plug 38.

한편, 도4는 본 실시예에 따라 에피택셜 실리콘을 성장시킨 상태의 주사전자현미경 사진으로써, 3회로 나누어 에피택셜 실리콘층을 성장시키면서, 각 성장횟수의 중간에 수소 베이크를 실시한 결과이다. 상기 도4에 나타난 것과 같이, 본 발명 을 적용하면 선택적 에피택셜 실리콘층의 셀간 단락을 방지할 수 있음을 알 수 있다.FIG. 4 is a scanning electron micrograph of epitaxial silicon grown according to the present embodiment, which is a result of hydrogen baking in the middle of each growth frequency while growing the epitaxial silicon layer in three times. As shown in FIG. 4, it can be seen that the application of the present invention can prevent the inter-cell short circuit of the selective epitaxial silicon layer.

이렇듯, 본발명은 에피택셜 실리콘 성장에 있어서, 종래기술에서의 1회 수소 베이크 실시 후 1회 에피택셜 실리콘 성장으로 공정을 마치는 방법과는 달리 수소 베이크와 에피택셜 실리콘 성장을 수차례 반복한다. 이때, 최초의 수소 베이크 공정은 종래기술과 동일하게 수행을 하고, 그 이후의 수소 베이크 공정은 그 시간을 30초 이하로 단축 실시하여 에피택셜 실리콘이 성장될 때 마다 그 표면을 안정화 처리하도록 하여 에피택셜 실리콘의 측면 과성장을 억제할 수가 있다. 구체적으로, 본 발명은 에피택셜 실리콘 성장에 있어서 나타나게 되는 측면성장을 수직성장된 높이의 30 % 이하로 낮출 수 있다.As described above, the present invention repeats hydrogen baking and epitaxial silicon several times in epitaxial silicon growth, unlike the method of finishing the process by one epitaxial silicon growth after performing one hydrogen bake in the prior art. At this time, the first hydrogen bake process is performed in the same manner as in the prior art, and the subsequent hydrogen bake process is shortened to 30 seconds or less to stabilize the surface every time epitaxial silicon is grown. Lateral overgrowth of the silicon can be suppressed. Specifically, the present invention can lower the lateral growth exhibited in epitaxial silicon growth to 30% or less of the vertically grown height.

따라서, 과도한 측면성장을 억제하면서 원하는 두께 만큼의 에피택셜 실리콘을 성장시킬 수 있기 때문에, 차세대 초고집적 소자 제조 시에도 본 발명을 적용할 수가 있다.Therefore, the epitaxial silicon can be grown by the desired thickness while suppressing excessive lateral growth, so that the present invention can be applied to the production of next generation ultra high density devices.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명은 선택적 에피택셜 실리콘층 성장에 있어서의 측면성장을 억제하여 소자간의 단락을 방지할 수 있는 효과 및 고집적 소자에서의 선택적 에피택셜 실리콘층 성장 시에도 원하는 만큼의 선택적 에피택셜 실리콘층을 성장시킬 수 있음에 의해 소자의 신뢰성을 확보할 수 있는 효과가 있다. The present invention can suppress side growth in selective epitaxial silicon layer growth to prevent short-circuit between devices, and grow selective epitaxial silicon layer as desired even during selective epitaxial silicon layer growth in highly integrated devices. By doing so, there is an effect of ensuring the reliability of the device.

Claims (3)

소자분리막이 형성된 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트 구조를 형성하는 제1 단계; 및Forming a gate structure including a mask insulating film and a gate sidewall spacer on the silicon substrate on which the device isolation film is formed; And 상기 제1 단계 수행 후, 수소베이크와 에피택셜 실리콘 성장을 적어도 2회 이상 반복적으로 실시하여 노출된 상기 실리콘 기판 상에 선택적으로 에피택셜 실리콘층을 성장시키는 제2 단계A second step of selectively growing an epitaxial silicon layer on the exposed silicon substrate by performing hydrogen baking and epitaxial silicon growth at least twice repeatedly after performing the first step; 를 포함하여 이루어지는 반도체 소자의 에피택셜 실리콘층 형성방법.An epitaxial silicon layer forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제2 단계는,The second step, 상기 제1 단계 수행 후, 1 ~ 5분동안 제1수소베이크를 실시하는 제3 단계;A third step of performing the first hydrogen baking for 1 to 5 minutes after the first step; 노출된 실리콘 기판 상에 선택적으로 제1에피택셜실리콘층을 성장시키는 제4 단계;A fourth step of selectively growing a first epitaxial silicon layer on the exposed silicon substrate; 상기 제4 단계 수행 후, 30초 이하의 시간동안 제2수소베이크를 실시하는 제5 단계;A fifth step of performing a second hydrogen bake for a time of 30 seconds or less after the fourth step; 상기 제5 단계 수행 후, 제2에피택셜실리콘층을 성장시키는 제6 단계;A sixth step of growing a second epitaxial silicon layer after performing the fifth step; 상기 제6 단계 수행 후, 30초 이하의 시간동안 제3수소베이크를 실시하는 제7 단계; 및A seventh step of performing the third hydrogen baking for 30 seconds or less after the sixth step; And 상기 제7 단계 수행 후, 제3에피택셜실리콘을 성장시키는 제8 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 에피택셜 실리콘층 형성방법.And performing an eighth step of growing third epitaxial silicon after performing the seventh step. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 단계 수행 후, 상기 실리콘 기판 표면을 세정하는 제9 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 에피택셜 실리콘층 형성방법.And performing a first step of cleaning the surface of the silicon substrate after performing the first step.
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