KR20000041382A - Manufacturing method of mos transistor with elevated source/drain structure - Google Patents
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Abstract
Description
본 발명은 반도체 기술에 관한 것으로, 특히 엘리베이티드 소오스/드레인(elevated source/drain) 구조의 모스 트랜지스터(MOSFET) 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a method of manufacturing an MOSFET having an elevated source / drain structure.
반도체 소자의 특성을 개선하기 위해서는 얕은 소오스/드레인 접합이 요구된다. 그런데, 소오스/드레인 접합이 얕아지면서 접합 저항이 증가하는 문제가 대두되었으며, 이를 해결하기 위한 구조로서 엘리베이티드 소오스/드레인 구조가 제시되었다.In order to improve the characteristics of the semiconductor device, a shallow source / drain junction is required. However, as the source / drain junction becomes shallower, a problem arises in that the junction resistance increases, and an elevated source / drain structure has been proposed as a structure to solve this problem.
첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1D illustrate a MOS transistor manufacturing process of an elevated source / drain structure according to the related art, which will be described below with reference to the drawings.
종래의 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(1) 상에 소자분리막(2)을 형성하고, 게이트 산화막(3)을 성장시킨 다음, 게이트 전극(4) 및 마스크 절연막(5)을 형성시킨다.In a conventional MOS transistor manufacturing process of an elevated source / drain structure, first, as shown in FIG. 1A, an isolation layer 2 is formed on a silicon substrate 1, a gate oxide layer 3 is grown, and then a gate is formed. The electrode 4 and the mask insulating film 5 are formed.
다음으로, 도 1b에 도시된 바와 같이 게이트 측벽에 산화막 스페이서(6)를 형성한다. 물론 산화막 스페이서(6)를 대신하여 질화막 스페이서를 형성할 수도 있다.Next, as shown in FIG. 1B, an oxide spacer 6 is formed on the gate sidewall. Of course, a nitride film spacer may be formed in place of the oxide film spacer 6.
계속하여, 도 1c에 도시된 바와 같이 화학기상증착(CVD)법을 사용하여 약 850℃에서 노출된 실리콘 기판(1) 상에 약 1000Å 두께의 실리콘 에피층(7)을 선택적으로 성장시킨다.Subsequently, a silicon epitaxial layer 7 having a thickness of about 1000 mW is selectively grown on the silicon substrate 1 exposed at about 850 ° C. using chemical vapor deposition (CVD) as shown in FIG. 1C.
이어서, 도 1d에 도시된 바와 같이 실리콘 에피층(7)에 소오스/드레인 형성을 위한 불순물 이온주입을 실시하고, 이온주입된 도펀트를 활성화시키기 위해 열처리를 실시한다. 이때, 도펀트의 일부가 실리콘 기판(1) 내로 약간 확산하여 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터가 형성된다.Subsequently, as illustrated in FIG. 1D, impurity ion implantation for source / drain formation is performed on the silicon epi layer 7, and heat treatment is performed to activate the ion implanted dopant. At this time, a portion of the dopant is slightly diffused into the silicon substrate 1 to form an MOS transistor having an elevated source / drain structure.
전술한 바와 같이 종래기술에서는 1000Å 정도의 실리콘 에피층을 성장시키고 난 후 이온주입 및 열처리에 의해 소오스/드레인 접합을 형성하게 되는데, 이렇게 하면, 열처리시에 도펀트가 빠른 속도로 외확산(out diffusion) 되기 때문에 실제 콘택이 형성되는 실리콘 에피층 표면으로부터 500Å 깊이까지의 영역은 도핑농도가 1×1019ions/㎤ 이하로 낮아져 콘택 저항이 매우 높게 증가할 뿐 아니라, 심지어 소오스/드레인 접합으로 사용되는 영역의 실리콘 에피층에서도 도펀트의 손실이 발생하여 모스 트랜지스터의 전류 구동력이 낮아지는 문제점이 있었다.As described above, in the related art, a source / drain junction is formed by ion implantation and heat treatment after growing a silicon epilayer of about 1000 GPa. In this case, the dopant is rapidly out-diffused during heat treatment. As a result, the region from the surface of the silicon epilayer to the 500 Å depth where the actual contact is formed decreases the doping concentration to less than 1 × 10 19 ions / cm 3, resulting in a very high contact resistance and even an area used as a source / drain junction. Loss of dopant also occurs in the silicon epitaxial layer, resulting in a low current driving force of the MOS transistor.
본 발명은 실리콘 에피층 내의 도펀트의 외확산에 의한 콘택 저항 증가를 방지하고, 실리콘 에피층의 도펀트 손실에 따른 전류 구동력을 저하를 방지할 수 있는 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법을 제공하는데 그 목적이 있다.The present invention provides a method of manufacturing an MOS transistor having an elevated source / drain structure that can prevent an increase in contact resistance due to external diffusion of a dopant in a silicon epitaxial layer and prevent a decrease in current driving force due to dopant loss of the silicon epitaxial layer. Its purpose is to.
도 1a 내지 도 1d는 종래기술에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정도.1A to 1D are MOS transistor manufacturing process diagrams of an elevated source / drain structure according to the prior art.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정도.2A to 2E are MOS transistor manufacturing process diagrams of an elevated source / drain structure according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 실리콘 기판 21 : 소자 분리막20 silicon substrate 21 device isolation film
22 : 게이트 산화막 23 : 게이트 전극22 gate oxide film 23 gate electrode
24 : 마스크 산화막 25 : 산화막 스페이서24 mask oxide film 25 oxide film spacer
26, 28 : 실리콘 에피층 27 : 실리콘-게르마늄 에피층26, 28: silicon epi layer 27: silicon-germanium epi layer
본 발명은 실리콘 에피층 성장 후 실리콘-게르마늄 에피층을 성장시켜 도펀트의 확산방지막 역할을 수행하도록 하는 기술이다. 또한, 본 발명에서는 실리콘-게르마늄 에피층을 다시 실리콘 에피층으로 캡핑(capping)할 수 있는데, 이는 실리콘-게르마늄 에피층 표면이 노출되면, 실리콘-게르마늄 에피층의 산화 특성 및 제반 표면 결합특성이 실리콘 에피층과 달라서 기존의 표면세정 공정 및 증착 공정에 상당한 변화가 필요하기 때문에 그를 방지하기 위한 것이다.The present invention is a technology for growing a silicon germanium epi layer after the growth of the silicon epi layer to serve as a diffusion barrier of the dopant. In addition, in the present invention, the silicon germanium epitaxial layer may be capped again to the silicon epitaxial layer. When the surface of the silicon germanium epitaxial layer is exposed, the oxidation characteristics and the overall surface bonding characteristics of the silicon germanium epitaxial layer are silicon. Unlike the epi layer, it is necessary to prevent a significant change in the existing surface cleaning process and the deposition process.
상기 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법은, 실리콘 기판 상에 게이트 절연막을 형성하는 제1 단계; 그 상부에 마스크 절연막을 구비한 게이트 전극을 상기 게이트 절연막 상에 형성하는 제2 단계; 게이트 측벽 스페이서 절연막을 형성하는 제3 단계; 상기 제3 단계 수행 후, 노출된 상기 실리콘 기판 상에 선택적으로 제1 실리콘 에피층을 형성하는 제4 단계; 상기 제1 실리콘 에피층 상에 도펀트 확산방지막으로서 실리콘-게르마늄 에피층을 형성하는 제5 단계; 및 상기 실리콘-게르마늄 에피층을 캡핑하는 제2 실리콘 에피층을 형성하는 제6 단계를 포함하여 이루어진다.In order to achieve the above technical problem, a method of manufacturing a MOS transistor having a characteristic elevation source / drain structure, which is provided from the present invention, includes: a first step of forming a gate insulating film on a silicon substrate; Forming a gate electrode having a mask insulating film thereon on the gate insulating film; Forming a gate sidewall spacer insulating film; A fourth step of selectively forming a first silicon epitaxial layer on the exposed silicon substrate after performing the third step; A fifth step of forming a silicon-germanium epitaxial layer as a dopant diffusion barrier on the first silicon epitaxial layer; And a sixth step of forming a second silicon epi layer capping the silicon germanium epi layer.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.2A to 2E illustrate a process of manufacturing an MOS transistor having an elevated source / drain structure according to an embodiment of the present invention, which will be described below with reference to the drawings.
우선, 도 2a에 도시된 바와 같이 실리콘 기판(20)에 소자분리막(21)을 형성하고, 게이트 산화막(22)을 성장시킨 다음, 게이트 전극(23) 및 마스크 절연막(24)을 형성한다.First, as shown in FIG. 2A, the device isolation film 21 is formed on the silicon substrate 20, the gate oxide film 22 is grown, and the gate electrode 23 and the mask insulating film 24 are formed.
다음으로, 도 2b에 도시된 바와 같이 게이트 측벽에 산화막 스페이서(25)를 형성한다. 이때, 산화막 스페이서(25)를 대신하여 질화막 스페이서를 형성할 수 있다. 이어서, 실리콘 에피층 성장 전 세정 공정을 실시하여 실리콘 기판(20) 표면의 자연산화막을 제거한다. 이때, 세정 공정은 RCA 세정, UV 오존 세정, HF 세정 등을 단독 또는 병합하여 실시할 수 있다.Next, as shown in FIG. 2B, an oxide film spacer 25 is formed on the gate sidewall. In this case, the nitride spacer may be formed in place of the oxide spacer 25. Subsequently, a cleaning process before growing the silicon epitaxial layer is performed to remove the native oxide film on the surface of the silicon substrate 20. At this time, the washing step may be performed alone or in combination with RCA cleaning, UV ozone cleaning, HF cleaning.
이어서, 도 2c에 도시된 바와 같이 저압화학기상증착(LPCVD) 또는 고진공화학기상증착(UHVCVD)법을 사용하여 약 500∼1500Å 두께의 실리콘 에피층(26)을 성장시킨다.Next, as shown in FIG. 2C, a silicon epitaxial layer 26 having a thickness of about 500˜1500 μs is grown using low pressure chemical vapor deposition (LPCVD) or high vacuum chemical vapor deposition (UHVCVD).
실리콘 에피층(26)의 도펀트 주입은 인-시츄(in-situ) 도핑 또는 후속 이온주입에 의해서 가능하다. 만일 저압화학증착법으로 인-시츄 도핑을 실시하는 경우, p+접합의 경우 다이보래인(diborane)을 50∼300sccm 정도 흘려주고, n+접합의 경우에는 포스핀(phospine) 또는 아르신(arsine)을 소오스 가스와 함께 흘려주어 성장되는 실리콘 에피층(26)에 도펀트가 1×1020ions/㎤ 이상의 농도로 함유되도록 하며, 750∼950℃에서 1∼5분 동안 500∼1500Å정도의 실리콘 에피층(26)을 성장시킨다. 이렇게 해주면, 성장시의 고온으로 인해 도핑된 에피층에서 도펀트가 실리콘 기판(20) 아래로 확산하여 공정후 후속 이온주입 및 열처리 없이도 소오스/드레인 접합 영역이 형성된다.Dopant implantation of the silicon epilayer 26 is possible by in-situ doping or subsequent ion implantation. If in-situ doping is performed by low pressure chemical vapor deposition, p+In the case of joining, diborane is flowed about 50 to 300 sccm, n+In the case of junction, dopant is 1 × 10 in the silicon epilayer 26 grown by flowing phosphine or arsine together with the source gas.20ions / cm 3 It is made to contain in the above concentration, and the silicon epi layer 26 of about 500-1500 Pa is grown for 1-5 minutes at 750-950 degreeC. In this way, the dopant diffuses down the silicon substrate 20 in the doped epi layer due to the high temperature during growth, so that a source / drain junction region is formed without subsequent ion implantation and heat treatment after the process.
특히, 저압화학증착법의 경우에는, 실리콘 에피층(26)을 형성하기 전에 800∼900℃의 수소(hydrogen) 분위기에서 1∼5분 동안 인-시츄로 베이크(bake)를 실시하여 자연산화막 형성을 방지한다.In particular, in the case of low-pressure chemical vapor deposition, before forming the silicon epi layer 26, baking is performed in-situ for 1 to 5 minutes in a hydrogen atmosphere at 800 to 900 ° C. to form a natural oxide film. prevent.
저압화학증착법을 이용하는 경우, 실리콘 에피층(26)의 상세 증착 조건은 다음과 같다.In the case of using the low pressure chemical vapor deposition method, the detailed deposition conditions of the silicon epi layer 26 are as follows.
소오스 가스로는 디클로로실래인(dichlorosilane, DCS)과 HCl의 혼합 가스를 사용하며, 증착시 DCS은 30∼300sccm, HCl은 30∼200sccm을 사용하며, 증착 압력은 10∼50torr 정도로 한다.As a source gas, a mixed gas of dichlorosilane (DCS) and HCl is used. In the deposition, DCS is used at 30 to 300 sccm, HCl is used at 30 to 200 sccm, and the deposition pressure is about 10 to 50 torr.
고진공화학증착법을 이용하는 경우에는 600∼700℃의 온도에서 실래인(silane) 또는 디실래인(disilane)을 사용하여 실리콘 에피층(26)을 성장시키게 된다.In the case of using a high vacuum chemical vapor deposition method, the silicon epitaxial layer 26 is grown using silane or disilane at a temperature of 600 to 700 ° C.
다음으로, 도 2d에 도시된 바와 같이 동일 장비 내에서 증착 압력을 유지하면서 온도를 650∼750℃로 낮추어 2∼5분 동안 소오스 가스로 GeH4를 10∼100sccm(standard cubic centimeter)만큼 추가로 유입시켜 실리콘 에피층(26) 상에 50∼250Å 두께의 실리콘-게르마늄(SiGe) 에피층(27)이 성장되도록 한다. 이렇게 성장된 실리콘-게르마늄 에피층(27)은 후속 열공정에서 도펀트의 확산방지막으로 작용하게 된다.Next, as shown in FIG. 2D, while maintaining the deposition pressure in the same equipment, the temperature was lowered to 650 to 750 ° C. to induce GeH 4 additionally by 10-100 sccm (standard cubic centimeter) into the source gas for 2 to 5 minutes. 50-250 mm thick silicon germanium (SiGe) epitaxial layer 27 is grown on the silicon epitaxial layer 26. The grown silicon-germanium epitaxial layer 27 serves as a diffusion barrier of the dopant in a subsequent thermal process.
실리콘-게르마늄 에피층(27)은 Ge의 구성비를 20%(SiO.8Ge0.2) 이하로 유지해야 하는데, 그 이유는 이보다 큰 양의 Ge가 주입될 경우 Si-Ge의 격자상수가 실리콘에 비해 크게 변화되어 실리콘 에피층 상에서 더 이상 에피로 성장되지 않고 다결정질로 변화되기 때문이다. 특히, 실리콘-게르마늄 에피층(27)을 저온에서 성장시키면서 도펀트의 농도를 인-시츄(in-situ)로 높게 도핑하여 실리콘 에피층과의 계면에서 도펀트의 농도 구배가 크지 않도록 만들어 주어야 더욱 좋은 특성을 기대할 수 있다. 이렇게 하는 이유는 실리콘-게르마늄 에피층(27)이 실리콘 에피층(26)과 격자상수가 틀리기 때문에 자연적으로 계면에 응력이 발생하게 되어 실리콘 에피층(26)에 높게 도핑된 도펀트의 확산계수가 이 계면에 가까워지면 현저히 감소하게 될 뿐만 아니라, 설사 실리콘-게르마늄 에피층(27)으로 들어오더라도 실리콘-게르마늄 에피층(27) 내에서의 도펀트의 확산계수도 매우 낮아 실질적으로 실리콘-게르마늄 에피층(27) 확산방지막과 같은 역할을 할 수 있기 때문이다.The silicon-germanium epi layer 27 should keep the composition ratio of Ge to 20% (Si O.8 Ge 0.2 ) or less, because a larger lattice constant of Si-Ge is applied to the silicon when a larger amount of Ge is injected. This is because it is changed so much that it is no longer grown epitaxially on the silicon epilayer but becomes polycrystalline. In particular, while the silicon-germanium epitaxial layer 27 is grown at low temperature, the dopant concentration is doped high in-situ so that the concentration gradient of the dopant is not large at the interface with the silicon epitaxial layer. You can expect. The reason for this is that since the silicon-germanium epi layer 27 is different from the silicon epi layer 26 and the lattice constant, stress is naturally generated at the interface, so that the diffusion coefficient of the dopant doped to the silicon epi layer 26 is high. Not only does it significantly decrease as it approaches the interface, but even if it enters the silicon-germanium epi layer 27, the diffusion coefficient of the dopant in the silicon-germanium epi layer 27 is also very low, so that the silicon-germanium epi layer ( 27) It can act as a diffusion barrier.
마지막으로, 도 2e에 도시된 바와 같이 실리콘-게르마늄 에피층(27) 상에 캡핑층(capping layer)으로서 다시 도핑된 실리콘 에피층(28)을 약 50∼100Å 두께로 성장시킨다.Finally, as shown in FIG. 2E, the doped silicon epi layer 28 is grown to a thickness of about 50 to 100 microseconds on the silicon germanium epi layer 27 as a capping layer.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
전술한 본 발명은 실리콘-게르마늄 에피층을 확산방지막으로 사용하여 실리콘 에피층 내의 도펀트의 외확산을 억제함으로써 콘택 저항의 증가를 방지하고, 모스 트랜지스터의 전류 구동력을 향상시키는 효과가 있다.The present invention described above uses the silicon-germanium epitaxial layer as a diffusion barrier to suppress the diffusion of dopants in the silicon epitaxial layer, thereby preventing an increase in contact resistance and improving the current driving force of the MOS transistor.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |