KR100333727B1 - Method for fabricating MOSFET with elevated source/drain structure - Google Patents
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Abstract
본 발명은 에피 공정 전에 실시되는 문턱전압 조절 이온주입시 주입된 도펀트가 에피 공정시 확산되는데 따른 문턱전압의 변동을 최소화할 수 있는 엘리베이티드 소오스/드레인(elevated source/drain) 구조의 모스 트랜지스터(MOSFET) 제조방법을 제공하는데 그 목적이 있다. 본 발명은 실리콘 상에서 선택적인 성장이 가능하며, 저온 성장(650∼750)이 가능한 실리콘-게르마늄 에피층을 엘리베이티드 소오스/드레인에 적용함으로써 문턱전압 조절을 위해 실리콘 기판에 도핑된 도펀트의 확산을 최소화하는 기술이다. 실리콘-게르마늄 에피층을 엘리베이티드 소오스/드레인에 적용하기 위해, 본 발명에서는 우선 기존과 같이 실리콘 에피층을 성장시키되, 전체 엘리베이티드 소오스/드레인 두께의 10∼20% 두께로 짧은 시간 동안 성장시키고, 나머지 두께는 실리콘-게르마늄 에피층으로 형성한다. 즉, 본 발명은 엘리베이티드 소오스/드레인 형성을 위한 에피층의 성장시 가급적 고온 공정을 제한하는 것이다. 특히, 이와 같이 실리콘-게르마늄 에피층을 저온에서 성장시키면서 다이보래인(diborane)이나 포스핀(phospine)과 같은 도펀트를 첨가하면 에피층 내에 붕소나 인의 함유량을 1×1020ions/㎤ 이상 첨가할 수 있어 후속 이온주입이 없이도 소오스/드레인을 구현할 수 있게 된다.According to an embodiment of the present invention, an MOSFET having an elevated source / drain structure capable of minimizing the variation of the threshold voltage caused by diffusion of dopant implanted during the threshold voltage ion implantation performed before the epitaxial process is performed. ) The purpose is to provide a manufacturing method. The present invention minimizes the diffusion of dopants doped in a silicon substrate for threshold voltage control by applying a silicon-germanium epi layer capable of selective growth on silicon and a low temperature growth (650-750) to the elevated source / drain. It is a technique to do. In order to apply the silicon-germanium epilayer to the elevated source / drain, in the present invention, the silicon epilayer is first grown as before, but is grown for a short time to 10-20% of the thickness of the entire elevated source / drain, The remaining thickness is formed of a silicon-germanium epi layer. That is, the present invention is to limit the high temperature process as much as possible in the growth of the epi layer for the formation of the elevated source / drain. In particular, when the silicon-germanium epilayer is grown at low temperature and a dopant such as diborane or phosphine is added, the boron or phosphorus content in the epilayer may be added at least 1 × 10 20 ions / cm 3. This allows the source / drain to be implemented without subsequent ion implantation.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 엘리베이티드 소오스/드레인(elevated source/drain) 구조의 모스 트랜지스터(MOSFET) 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a method of manufacturing an MOSFET having an elevated source / drain structure.
반도체 소자의 특성을 개선하기 위해서는 얕은 소오스/드레인 접합이 요구된다. 그런데, 소오스/드레인 접합이 얕아지면서 접합 저항이 증가하는 문제가 대두되었으며, 이를 해결하기 위한 구조로서 엘리베이티드 소오스/드레인 구조가 제시되었다.In order to improve the characteristics of the semiconductor device, a shallow source / drain junction is required. However, as the source / drain junction becomes shallower, a problem arises in that the junction resistance increases, and an elevated source / drain structure has been proposed as a structure to solve this problem.
첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1D illustrate a MOS transistor manufacturing process of an elevated source / drain structure according to the related art, which will be described below with reference to the drawings.
종래의 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(1) 상에 소자분리막(2)을 형성하고, 게이트 산화막(3)을 성장시킨 다음, 게이트 전극(4) 및 마스크 절연막(5)을 형성시킨다.In a conventional MOS transistor manufacturing process of an elevated source / drain structure, first, as shown in FIG. 1A, an isolation layer 2 is formed on a silicon substrate 1, a gate oxide layer 3 is grown, and then a gate is formed. The electrode 4 and the mask insulating film 5 are formed.
다음으로, 도 1b에 도시된 바와 같이 게이트 측벽에 산화막 스페이서(6)를 형성한다. 물론 산화막 스페이서(6)를 대신하여 질화막 스페이서를 형성할 수도 있다.Next, as shown in FIG. 1B, an oxide spacer 6 is formed on the gate sidewall. Of course, a nitride film spacer may be formed in place of the oxide film spacer 6.
계속하여, 도 1c에 도시된 바와 같이 화학기상증착(CVD)법을 사용하여 약 850℃에서 노출된 실리콘 기판(1) 상에 약 1000Å 두께의 실리콘 에피층(7)을 선택적으로 성장시킨다.Subsequently, a silicon epitaxial layer 7 having a thickness of about 1000 mW is selectively grown on the silicon substrate 1 exposed at about 850 ° C. using chemical vapor deposition (CVD) as shown in FIG. 1C.
이어서, 도 1d에 도시된 바와 같이 실리콘 에피층(7)에 소오스/드레인 형성을 위한 불순물 이온주입을 실시하고, 이온주입된 도펀트를 활성화시키기 위해 열처리를 실시한다. 이때, 도펀트의 일부가 실리콘 기판(1) 내로 약간 확산하여 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터가 형성된다.Subsequently, as illustrated in FIG. 1D, impurity ion implantation for source / drain formation is performed on the silicon epi layer 7, and heat treatment is performed to activate the ion implanted dopant. At this time, a portion of the dopant is slightly diffused into the silicon substrate 1 to form an MOS transistor having an elevated source / drain structure.
전술한 바와 같이 종래기술에서는 1000Å 정도의 실리콘 에피층을 성장시키기 위해 성장 온도인 850℃에서 최소 5분 이상의 열공정을 실시하는데, 이때 문턱전압을 조절하기 위해 에피 공정 전에 실시되는 Vt이온주입에 의해 주입된 도펀트가 고온의 열공정에 의해 확산을 일으키게 되므로 모스 트랜지스터의 핵심적인 특성인 문턱전압 값이 변경되는 문제점이 있었다.In the practice of the prior art In the thermal process of at least 5 minutes at a 850 ℃ growth temperature for growing a silicon epitaxial layer of 1000Å degree as described above, wherein the V t ion implantation is carried out before the epitaxial process to control the threshold voltage Since the dopant injected by the diffusion is caused by a high temperature thermal process, there is a problem in that the threshold voltage value, which is a key characteristic of the MOS transistor, is changed.
한편, 일반적인 에피 성장 방법으로 저압화학증착법 외에 고진공화학증착법(UHVCVD)이 알려져 있으나, 이 방법을 사용할 경우 비록 650℃의 매우 낮은 온도에서 실리콘 증착이 가능한 것으로 알려져 있기는 하나, 그 성장법이 워낙 까다롭기 때문에 아직까지 개발 단계에 있을 뿐만 아니라, 안정된 공정이 확보된다고 하더라도 결정적으로 그렇게 낮은 온도에서는 도핑 능력이 매우 낮아서 이온주입 및 추가 열처리 없이는 소오스/드레인을 구현하기 힘든 단점이 있다.On the other hand, although high vacuum chemical vapor deposition (UHVCVD) is known as a general epitaxial growth method, in addition to low pressure chemical vapor deposition, it is known that it is possible to deposit silicon at a very low temperature of 650 ° C. Therefore, not only is it still in the development stage, but even if a stable process is secured, the doping ability is very low at such a low temperature, so it is difficult to implement a source / drain without ion implantation and additional heat treatment.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 에피 공정 전에 실시되는 문턱전압 조절 이온주입시 주입된 도펀트가 에피 공정시 확산되는데 따른 문턱전압의 변동을 최소화할 수 있는 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, it is possible to minimize the variation of the threshold voltage caused by the dopant implanted during the threshold voltage control ion implantation carried out before the epi process diffusion during the epi process It is an object of the present invention to provide a method of manufacturing a MOS transistor having a source / drain structure.
도 1a 내지 도 1d는 종래기술에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정도.1A to 1D are MOS transistor manufacturing process diagrams of an elevated source / drain structure according to the prior art.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정도.2A to 2D are MOS transistor manufacturing process diagrams of an elevated source / drain structure according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 실리콘 기판21 : 소자 분리막20 silicon substrate 21 device isolation film
22 : 게이트 산화막23 : 게이트 전극22 gate oxide film 23 gate electrode
24 : 마스크 산화막25 : 산화막 스페이서24 mask oxide film 25 oxide film spacer
26, 28 : 실리콘 에피층27 : 실리콘-게르마늄 에피층26, 28: silicon epi layer 27: silicon-germanium epi layer
상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 그 상부에 마스크 절연막을 구비하고 그 측벽에 스페이서 절연막을 구비한 게이트 전극을 형성하는 단계; 노출된 상기 실리콘 기판 상에 선택적으로 실리콘 에피층을 형성하되, 예정된 엘리베이티드 소오스/드레인 두께의 일부 두께로 형성하는 단계; 및 상기 실리콘 에피층 상에 상기 예정된 엘리베이티드 소오스/드레인 두께의 나머지 두께만큼의 실리콘-게르마늄 에피층을 형성하는 단계를 포함하는 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, forming a gate insulating film on a silicon substrate; Forming a gate electrode having a mask insulating film on the gate insulating film and a spacer insulating film on a sidewall of the gate insulating film; Selectively forming a silicon epitaxial layer on the exposed silicon substrate, wherein the silicon epitaxial layer is formed to a predetermined thickness of a predetermined elevation source / drain thickness; And forming a silicon-germanium epi layer on the silicon epi layer by the remaining thickness of the predetermined source / drain thickness.
본 발명은 실리콘 상에서 선택적인 성장이 가능하며, 저온 성장(650∼750)이 가능한 실리콘-게르마늄 에피층을 엘리베이티드 소오스/드레인에 적용함으로써 문턱전압 조절을 위해 실리콘 기판에 도핑된 도펀트의 확산을 최소화하는 기술이다. 실리콘-게르마늄 에피층을 엘리베이티드 소오스/드레인에 적용하기 위해, 본 발명에서는 우선 기존과 같이 실리콘 에피층을 성장시키되, 전체 엘리베이티드 소오스/드레인 두께의 10∼20% 두께로 짧은 시간 동안 성장시키고, 나머지 두께는 실리콘-게르마늄 에피층으로 형성한다. 즉, 본 발명은 엘리베이티드 소오스/드레인 형성을 위한 에피층의 성장시 가급적 고온 공정을 제한하는 것이다. 특히, 이와 같이 실리콘-게르마늄 에피층을 저온에서 성장시키면서 다이보래인(diborane)이나 포스핀(phospine)과 같은 도펀트를 첨가하면 에피층 내에 붕소나 인의 함유량을 1×1020ions/㎤ 이상 첨가할 수 있어 후속 이온주입이 없이도 소오스/드레인을 구현할 수 있게 된다.The present invention minimizes the diffusion of dopants doped in a silicon substrate for threshold voltage control by applying a silicon-germanium epi layer capable of selective growth on silicon and a low temperature growth (650-750) to the elevated source / drain. It is a technique to do. In order to apply the silicon-germanium epilayer to the elevated source / drain, in the present invention, the silicon epilayer is first grown as before, but is grown for a short time to 10-20% of the thickness of the entire elevated source / drain, The remaining thickness is formed of a silicon-germanium epi layer. That is, the present invention is to limit the high temperature process as much as possible in the growth of the epi layer for the formation of the elevated source / drain. In particular, when the silicon-germanium epilayer is grown at low temperature and a dopant such as diborane or phosphine is added, the boron or phosphorus content in the epilayer may be added at least 1 × 10 20 ions / cm 3. This allows the source / drain to be implemented without subsequent ion implantation.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.2A to 2D illustrate a process of manufacturing an MOS transistor having an elevated source / drain structure according to an embodiment of the present invention, which will be described below with reference to the drawings.
우선, 도 2a에 도시된 바와 같이 실리콘 기판(20)에 소자분리막(21)을 형성하고, 게이트 산화막(22)을 성장시킨 다음, 게이트 전극(23) 및 마스크 절연막(24)을 형성한다.First, as shown in FIG. 2A, the device isolation film 21 is formed on the silicon substrate 20, the gate oxide film 22 is grown, and the gate electrode 23 and the mask insulating film 24 are formed.
다음으로, 도 2b에 도시된 바와 같이 게이트 측벽에 산화막 스페이서(25)를 형성한다. 이때, 산화막 스페이서(25)를 대신하여 질화막 스페이서를 형성할 수 있다. 이어서, 실리콘 에피층 성장 전 세정 공정을 실시하여 실리콘 기판(20) 표면의 자연산화막을 제거한다. 이때, 세정 공정은 RCA 세정, UV 오존 세정, HF 세정 등을 단독 또는 병합하여 실시할 수 있다.Next, as shown in FIG. 2B, an oxide film spacer 25 is formed on the gate sidewall. In this case, the nitride spacer may be formed in place of the oxide spacer 25. Subsequently, a cleaning process before growing the silicon epitaxial layer is performed to remove the native oxide film on the surface of the silicon substrate 20. At this time, the washing step may be performed alone or in combination with RCA cleaning, UV ozone cleaning, HF cleaning.
이어서, 도 2c에 도시된 바와 같이 800∼900℃의 수소(hydrogen) 분위기에서 1∼5분 동안 인-시츄로 베이크(bake)를 실시하여 자연산화막 형성을 방지한 다음, 저압화학기상증착(LPCVD)을 사용하여 약 50∼300Å 두께의 실리콘 에피층(26)을 성장시킨다. 저압화학증착법을 이용한 실리콘 에피층(26)의 상세 증착 조건은, 소오스 가스로는 디클로로실래인(dichlorosilane, DCS)과 HCl의 혼합 가스를 사용하며, 증착시 DCS은 30∼300sccm, HCl은 30∼200sccm을 사용하며, 증착 압력은 10∼50torr 정도로 한다.Subsequently, as shown in FIG. 2C, baking is performed in-situ for 1 to 5 minutes in a hydrogen atmosphere at 800 to 900 ° C. to prevent natural oxide film formation, and then low pressure chemical vapor deposition (LPCVD) is performed. Is used to grow a silicon epitaxial layer 26 having a thickness of about 50 to 300 kHz. Detailed deposition conditions of the silicon epitaxial layer 26 using low pressure chemical vapor deposition method, a mixed gas of dichlorosilane (DCS) and HCl as the source gas, 30-300 sccm DCS, 30-200 sccm HCl during deposition The deposition pressure is about 10 to 50 torr.
실리콘 에피층(26)의 도펀트 주입은 인-시츄(in-situ) 도핑 또는 후속 이온주입에 의해서 가능하다. 만일 저압화학증착법으로 인-시츄 도핑을 실시하는 경우, p+접합의 경우 다이보래인(diborane)을 50∼300sccm 정도, n+접합의 경우에는 포스핀(phospine) 또는 아르신(arsine)을 소오스 가스와 함께 흘려주어 성장되는 실리콘 에피층(26)에 도펀트가 1×1020ions/㎤ 이상의 농도로 함유되도록 하며, 약 850℃에서 약 1분 동안 약 500∼300Å 정도의 실리콘 에피층(26)을 성장시킨다. 이렇게 해주면, 850℃라는 고온으로 인해 도핑된 에피층에서 도펀트가 실리콘 기판(20) 아래로 확산하여 후속 이온주입 및 열처리 없이도 소오스/드레인 접합 영역을 형성할 수 있다.Dopant implantation of the silicon epilayer 26 is possible by in-situ doping or subsequent ion implantation. If in-situ doping is performed by low pressure chemical vapor deposition, p+In the case of joining, diborane is about 50 to 300 sccm, n+In the case of junction, dopant is 1 × 10 in the silicon epilayer 26 grown by flowing phosphine or arsine together with the source gas.20ions / cm 3 The silicon epilayer 26 is grown at about 850 ° C. for about 1 minute at about 850 ° C. for about 1 minute. This allows the dopant to diffuse down the silicon substrate 20 due to the high temperature of 850 ° C. to form source / drain junction regions without subsequent ion implantation and heat treatment.
다음으로, 도 2d에 도시된 바와 같이 동일 장비 내에서 증착 압력을 그대로 유지하면서 온도를 650∼750℃로 낮추고 GeH4를 10∼100sccm(standard cubic centimeter) 추가로 유입시켜 2∼5분 동안 실리콘 에피층(26) 상에 500∼1500Å 두께의 실리콘-게르마늄(SiGe) 에피층(27)이 성장되도록 한다. 이때, Ge의 구성비를 20%(SiO.8Ge0.2) 이하로 유지해야 하는데, 그 이유는 이보다 큰 양의 Ge가 주입될 경우 Si-Ge의 격자상수가 실리콘에 비해 크게 변화되어 실리콘 에피층 상에서 더 이상 에피로 성장되지 않고 다결정질로 변화되기 때문이다.Next, while maintaining the deposition pressure in the same equipment as shown in Figure 2d, the temperature is lowered to 650 ~ 750 ℃ and GeH 4 is added to 10-100 sccm (standard cubic centimeter) additionally to the silicon epi for 2-5 minutes A 500 to 1500 micron thick silicon-germanium (SiGe) epi layer 27 is grown on layer 26. At this time, the composition ratio of Ge should be kept below 20% (Si O.8 Ge 0.2 ). The reason is that when a larger amount of Ge is injected, the lattice constant of Si-Ge is significantly changed compared to that of silicon, and thus the silicon epilayer This is because the phase no longer grows epitaxially but becomes polycrystalline.
특히, 실리콘-게르마늄 에피층(27)을 인-시츄(in-situ)로 높은 농도의 도펀트를 도핑할 수 있어 추가적인 이온주입 및 열처리 없이도 엘리베이티드 소오스/드레인을 구현할 수 있다.In particular, the silicon-germanium epitaxial layer 27 may be doped in-situ with a high concentration of dopant to implement an elevated source / drain without additional ion implantation and heat treatment.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
전술한 본 발명은 엘리베이티드 소오스/드레인 형성시 그 대부분의 두께를 저온 성장이 가능한 실리콘-게르마늄 에피층을 사용함으로써 문턱전압의 변화를 최소화할 수 있는 효과가 있다.The present invention described above has the effect of minimizing the change in the threshold voltage by using a silicon-germanium epi layer capable of low temperature growth of most of its thickness when forming an elevated source / drain.
Claims (14)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057242A KR100333727B1 (en) | 1998-12-22 | 1998-12-22 | Method for fabricating MOSFET with elevated source/drain structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057242A KR100333727B1 (en) | 1998-12-22 | 1998-12-22 | Method for fabricating MOSFET with elevated source/drain structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000041383A KR20000041383A (en) | 2000-07-15 |
| KR100333727B1 true KR100333727B1 (en) | 2002-06-20 |
Family
ID=19564623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980057242A KR100333727B1 (en) | 1998-12-22 | 1998-12-22 | Method for fabricating MOSFET with elevated source/drain structure |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100333727B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100406537B1 (en) * | 2001-12-03 | 2003-11-20 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| US9112015B2 (en) | 2012-07-30 | 2015-08-18 | Samsung Electronics Co., Ltd. | Semiconductor devices |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030090412A (en) * | 2002-05-23 | 2003-11-28 | 삼성전자주식회사 | Semiconductor device realizing shallow junction by using gate sidewall oxide as gate oxide and fabricating method thereof |
| KR100621546B1 (en) * | 2003-05-14 | 2006-09-13 | 삼성전자주식회사 | Method and Apparatus For Making MOS Transistors With Elevated Source/Drain |
-
1998
- 1998-12-22 KR KR1019980057242A patent/KR100333727B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100406537B1 (en) * | 2001-12-03 | 2003-11-20 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
| US9112015B2 (en) | 2012-07-30 | 2015-08-18 | Samsung Electronics Co., Ltd. | Semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000041383A (en) | 2000-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 10 |
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