KR100570217B1 - Elimination method for defect of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 장치의 결함 제거방법에 관한 것으로, 특정한 형의 이온이 도핑된 플러그를 화학적 기계적 연마 공정을 통해 제조하는 단계와, 플러그가 형성된 결과물 전면에 절연막을 증착하는 단계와, 절연막을 선택식각하여 플러그의 상부면을 노출하는 콘택홀을 형성하는 단계와, 콘택홀이 형성된 결과물 전체에 플러그에 도핑된 이온과 동일한 이온이 도핑된 폴리 실리콘을 이용하여 콘택홀을 매립하되, 고농도로 도핑된 제1 스토리지 노드 콘택와 이보다 낮은 농도로 도핑된 제2 스토리지 노드 콘택를 순차 형성하는 단계와, 제1 스토리지 노드 콘택에 도핑된 이온이 플러그로 확산시키는 열처리 단계를 포함한다. 이와 같은 구성에 의하여 본 발명은 하층 도전체 패턴의 표면 손상없이 접촉저항의 증가를 방지하여 반도체 장치의 특성 열화를 방지함과 아울러 수율을 향상시키는 효과가 있다.The present invention relates to a method for removing defects of a semiconductor device, the method comprising: manufacturing a plug doped with a specific type of ion through a chemical mechanical polishing process, depositing an insulating film on the entire surface of the resultant product on which the plug is formed, and selectively etching the insulating film Forming a contact hole exposing the upper surface of the plug, and filling the contact hole using polysilicon doped with the same ions as the ions doped in the plug in the entire contact hole formed product. Sequentially forming a first storage node contact and a second storage node contact doped to a lower concentration, and a heat treatment step in which the ions doped in the first storage node contact diffuse into the plug. By such a configuration, the present invention prevents an increase in contact resistance without damaging the surface of the lower conductor pattern, thereby preventing deterioration of characteristics of the semiconductor device and improving yield.

확산, 결함, 연마공정, 이온Diffusion, Defects, Polishing Processes, Ions

Description

반도체 장치의 결함 제거방법{elimination method for defect of semiconductor device} Elimination method for defect of semiconductor device             

도 1a 내지 도 1d는 종래 기술에 따른 반도체 장치의 제조공정 수순 단면도.1A to 1D are cross-sectional views of a manufacturing process of a semiconductor device according to the prior art.

도 2는 종래 이온주입을 통해 플러그에 발생하는 whicker 결함의 전자현미경 사진.Figure 2 is an electron micrograph of the whicker defects occurring in the plug through conventional ion implantation.

도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 결함 제거방법의 공정 수순 단면도.3A to 3C are cross-sectional views showing a process procedure of a method for removing a defect of a semiconductor device according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 기판 2 : 셀 트랜지스터1 substrate 2 cell transistor

3 : BPSG 4 : 플러그3: BPSG 4: plug

5 : 절연막 6 : 비트라인5 insulating film 6 bit line

7 : 층간절연막 9 : 하층 스토리지 노드 콘택7: interlayer insulating film 9: lower layer storage node contact

10 : 상층 스토리지 노드 콘택10: Upper storage node contact

본 발명은 반도체 장치의 결함 제거방법에 관한 것으로, 특히 화학적 기계적 연마법을 사용하는 초고집적 소자 제조방법에서 그 화학적 기계적 연마에 의한 도핑농도의 저하에 따르는 접촉저항의 증가를 최소화하는 공정에 의해 발생하는 결함을 방지할 수 있는 반도체 장치의 결함 제거방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for removing defects in semiconductor devices, and in particular, in a method of manufacturing an ultra-high density device using chemical mechanical polishing, a process of minimizing an increase in contact resistance caused by a decrease in doping concentration by chemical mechanical polishing The present invention relates to a method for removing a defect of a semiconductor device capable of preventing a defect.

일반적으로 화학적 기계적 연마공정은 연마 대상인 막에 손상을 주며 그 막이 도전성을 가지도록 특정한 형(n 또는 p형)으로 도핑된 경우 그 도핑 농도를 저하시키는 것으로 알려져 있다.In general, chemical mechanical polishing processes are known to damage a film to be polished and to reduce the doping concentration when the film is doped to a specific type (n or p type) to have conductivity.

예를 들어 도핑된 폴리실리콘을 증착하고 화학적 기계적 연마를 통해 셀프 어라인 방식으로 플러그를 형성하는 공정에서, 그 플러그의 연마 과정에서 도핑농도가 낮아져 그 플러그 상에 접촉되는 배선 또는 상부 플러그와의 접촉 저항이 증가하게 된다.For example, in the process of depositing doped polysilicon and forming a plug in a self-aligned manner through chemical mechanical polishing, the doping concentration is lowered during the polishing of the plug, so that the contact with the wiring or the upper plug contacts the plug. The resistance will increase.

이와 같은 문제점을 감안하여 종래에는 플러그를 형성한 후, 저하된 도핑농도를 보상하기 위하여 동일형의 이온을 플러그에 주입하였다.In view of such a problem, conventionally, after the plug was formed, ions of the same type were implanted into the plug to compensate for the reduced doping concentration.

상기와 같이 이온 주입을 하는 경우 플러그에 손상을 주어 결함이 발생되어 누설전류의 발생, 접촉저항의 증가 등의 문제점이 발생한다.In the case of ion implantation as described above, defects occur due to damage to the plug, and problems such as generation of leakage current and increase of contact resistance occur.

이하, 상기와 같은 화학적 기계적 연마공정을 포함하는 종래 반도체 제조방법과 그 문제점을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a conventional semiconductor manufacturing method including the chemical mechanical polishing process and its problems will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래 반도체 장치의 제조공정 수순 단면도로서, 이에 도시한 바와 같이 기판(1)에 셀 트랜지스터(2)를 형성한 후, 그 상부전면에 BPSG(Boron Phosphorus Silicon Glass, 3)를 증착하고 패터닝하여 상기 셀 트랜지스터(2)를 노출시키는 단계(도 1a)와, 상기 구조의 상부전면에 폴리실리콘을 증착하고 연마하여 상기 셀 트랜지스터(2)의 소스와 드레인에 각각 접하는 플러그(4)를 형성한 다음, 이온을 주입하는 단계(도 1 b)와, 상기 구조의 상부전면에 절연막(5)을 증착하고 콘택홀을 형성한 후, 비트라인(6)을 형성한 다음, 그 상부에 층간절연막(7)을 증착하는 단계(도 1c)와, 상기 구조에 콘택홀을 형성하여 상기 플러그(4)를 선택적으로 노출시킨 후, 그 노출된 플러그(4)에 스토리지 노드 콘택(8)을 형성하는 단계(도 1d)로 이루어진다.1A to 1D are cross-sectional views of a manufacturing process of a conventional semiconductor device. As shown therein, after forming a cell transistor 2 on a substrate 1, BPSG (Boron Phosphorus Silicon Glass, 3) is formed on an upper surface thereof. Depositing and patterning to expose the cell transistor 2 (FIG. 1A), and depositing and polishing polysilicon on the top surface of the structure, the plug 4 being in contact with the source and drain of the cell transistor 2, respectively. After forming a step of implanting ions (Fig. 1b), and depositing an insulating film 5 on the upper surface of the structure and forming a contact hole, and then forming a bit line 6, Depositing an interlayer insulating film 7 (FIG. 1C), forming a contact hole in the structure to selectively expose the plug 4, and then attaching the storage node contact 8 to the exposed plug 4 Forming step (FIG. 1D).

이하, 상기와 같은 종래 기술을 보다 상세히 설명한다.Hereinafter, the prior art as described above will be described in more detail.

먼저, 도 1a에 도시한 바와 같이, 기판(1)의 상부에 소자 분리 영역과 활성 영역을 정의하고 셀 트랜지스터(2)를 제조한다.First, as shown in FIG. 1A, an isolation region and an active region are defined on the substrate 1 to manufacture a cell transistor 2.

그리고, 도 1b에 도시한 바와 같이, 상기 셀 트랜지스터(2)가 형성된 기판(1) 전면에 산화막인 BPSG(3)를 증착한 다음, 액티브 영역 위에 형성되어 있는 BPSG(3)만을 선택식각하여 제거한다.As illustrated in FIG. 1B, the BPSG 3, which is an oxide film, is deposited on the entire surface of the substrate 1 on which the cell transistor 2 is formed, and then only the BPSG 3 formed on the active region is selectively etched and removed. do.

그 다음, 상기 BPSG(3)에 의해 노출된 기판(1) 전면에 도핑된 폴리 실리콘(미도시함)을 증착하고, 그 폴리 실리콘을 화학적 기계적 연마를 통해 상기 셀 트랜지스터(2)의 게이트 상부가 노출되는 시점까지 평탄화하여, 각각 셀 트랜지스터(2)의 소스와 드레인과 전기적으로 연결되는 플러그(4)를 형성한다.Then, a doped polysilicon (not shown) is deposited on the entire surface of the substrate 1 exposed by the BPSG 3, and the polysilicon is deposited on the gate top of the cell transistor 2 by chemical mechanical polishing. Planarization is performed to the point of exposure, thereby forming a plug 4 electrically connected to the source and the drain of the cell transistor 2, respectively.

그 다음, 상기 화학적 기계적 연마를 통해 손실된 플러그(4)의 도핑 농도를 높이기 위하여 동일 형의 이온을 상기 플러그(4)에 주입한다.Then, the same type of ions are injected into the plug 4 to increase the doping concentration of the plug 4 lost through the chemical mechanical polishing.

그러나, 이때, 상기 이온주입에 의하여 플러그(4)의 상부 표면에는 결함이 발생하며, 이는 이후의 공정에서 단결정 성장의 핵으로 작용하는 문제가 있다. 또한, 상부 표면에 발생한 결함은 누설전류의 발생과 접촉저항의 증가 등의 문제도 발생할 수 있다.However, at this time, a defect occurs in the upper surface of the plug 4 by the ion implantation, which acts as a nucleus of single crystal growth in a subsequent process. In addition, defects occurring on the upper surface may also cause problems such as generation of leakage current and increase of contact resistance.

그 다음, 도 1c에 도시한 바와 같이, 상기 플러그(4)가 형성된 구조의 상부전면에 절연막(5)을 증착한 다음, 절연막(5)에 콘택홀을 형성하여 상기 활성 영역에 형성되어 있는 셀 트랜지스터(2)의 사이에 위치하는 플러그(4)의 상부를 노출시킨다.Next, as shown in FIG. 1C, an insulating film 5 is deposited on the upper surface of the structure in which the plug 4 is formed, and then a contact hole is formed in the insulating film 5 to form a cell formed in the active region. The upper portion of the plug 4 located between the transistors 2 is exposed.

그리고, 상기 노출된 플러그(4)가 형성된 구조의 상부전면에 도전물질을 증착하여 플러그(4)와 전기적으로 연결되는 비트라인(6)을 형성한다. 한편, 상기 노출된 플러그(4)와 비트라인(6) 사이에는 전기적으로 통하는 한층 또는 다층의 버퍼막이 위치하며, 이는 상기 플러그(4)의 상부를 노출하는 공정에서 발생한 접합면의 스트레스를 완화시키거나 스텝 커버리지를 향상시켜주는 역할을 한다.A conductive material is deposited on the upper surface of the structure in which the exposed plug 4 is formed to form a bit line 6 electrically connected to the plug 4. On the other hand, between the exposed plug 4 and the bit line 6 is an electrically communicating one or a multi-layer buffer film, which relieves the stress of the joint surface generated in the process of exposing the upper portion of the plug (4) Or improve step coverage.

그 다음, 상기 비트라인(6)이 형성된 결과물 상부에 층간절연막(7)을 증착한다.Then, an interlayer insulating film 7 is deposited on the resultant product on which the bit line 6 is formed.

그리고, 도 1d에 도시한 바와 같이, 상기 층간절연막(7)과 그 하부의 절연막(5)을 선택적으로 식각하여, 보다 상세하게는, 소자 분리 영역 위에 형성되어 있는 셀 트랜지스터(2)와 활성 영역 위에 형성되어 있는 셀 트랜지스터(2) 사이 에 위치하는 플러그(4)를 노출하는 콘택홀(미도시함)을 형성한다.As shown in FIG. 1D, the interlayer insulating film 7 and the insulating film 5 underneath are selectively etched, and more specifically, the cell transistor 2 and the active region formed over the element isolation region. A contact hole (not shown) for exposing the plug 4 positioned between the cell transistors 2 formed above is formed.

그 다음, 상기 노출된 콘택홀을 도핑된 폴리 실리콘으로 매립하여 스토리지 노드 콘택(8)을 형성한다.The exposed contact hole is then filled with doped polysilicon to form a storage node contact 8.

그러나, 이와 같은 스토리지 노드 콘택(8)을 형성하는 과정에서 상기 이온주입으로 인해 발생된 결함에 의하여 플러그(4)의 표면에서는 단결정의 결함인 휘커(whicker)가 성장된다(도 2 참조).However, whiskers, which are defects of single crystals, grow on the surface of the plug 4 due to defects generated by the ion implantation in the process of forming the storage node contacts 8 (see FIG. 2).

여기서, 도 2는 종래 이온주입을 통해 플러그에 발생하는 휘커 결함이 전자현미경에 나타낸 사진이다.2 is a photograph showing a whirker defect generated in a plug through a conventional ion implantation on an electron microscope.

그러나, 상기와 같이 휘커가 성장되면 반도체 장치는 사용할 수 없게 될 뿐만 아니라 소자의 수율 또한 급격히 감소하는 문제가 있다.However, as described above, when the whicker is grown, the semiconductor device may not be used, and the yield of the device may also decrease rapidly.

따라서, 본 발명이 이루고자 하는 기술적 과제는 화학적 기계적 연마에 의해 손실된 도핑 농도를 보충하여 접촉저항의 증가를 방지하면서도 그에 따른 결함의 발생 또한 방지할 수 있는 반도체 장치의 결함 제거방법을 제공하는데 있다.
Accordingly, an object of the present invention is to provide a method for removing defects of a semiconductor device, which can prevent an increase in contact resistance while preventing a increase in contact resistance by supplementing a doping concentration lost by chemical mechanical polishing.

상기와 같은 목적을 달성하기 위한 본 발명은 특정한 형의 이온이 도핑된 플러그를 화학적 기계적 연마 공정을 통해 제조하는 단계와, 상기 플러그가 형성된 결과물 전면에 절연막을 증착하는 단계와, 상기 절연막을 선택식각하여 상기 플러 그의 상부면을 노출하는 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 결과물 전체에 플러그에 도핑된 이온과 동일한 이온이 도핑된 폴리 실리콘을 이용하여 콘택홀을 매립하되, 고농도로 도핑된 제1 스토리지 노드 콘택와 이보다 낮은 농도로 도핑된 제2 스토리지 노드 콘택을 순차 형성하는 단계와, 상기 제1 스토리지 노드 콘택에 도핑된 이온이 플러그로 확산시키는 열처리 단계를 포함하는 반도체 장치의 결함 제거방법을 제공한다.In order to achieve the above object, the present invention provides a method of manufacturing a plug doped with a specific type of ion through a chemical mechanical polishing process, depositing an insulating film on the entire surface of the plug formed product, and selectively etching the insulating film. Forming a contact hole exposing the top surface of the plug, and filling the contact hole using polysilicon doped with the same ions as the ions doped in the plug in the entire contact hole formed product, Forming a first storage node contact and a second storage node contact doped to a lower concentration, and a heat treatment step of diffusing ions doped into the first storage node contact into a plug. To provide.

여기서, 상기 제1 스토리지 노드 콘택과 상기 제2 스토리지 노드 콘택은 1 : 30의 두께비를 가지게 형성하는 것이 바람직하다.The first storage node contact and the second storage node contact may be formed to have a thickness ratio of 1:30.

또한, 상기 제1 스토리지 노드 콘택은 525℃의 온도와 1Torr의 압력 분위기에서 N2와 P형 도핑 소스(PH3:SiH4=4:96)의 유량을 100:500sccm으로 하여 형성하고, 상기 제2 스토리지 노드 콘택은 525℃의 온도와 1Torr의 압력 분위기에서 SiH4와 N2 및 P형 도핑 소스(PH3:SiH4=1:99)의 유량을 1000:100:165sccm으로 하여 형성하는 것이 바람직하다.The first storage node contact may be formed using a flow rate of N 2 and a P-type doping source (PH 3 : SiH 4 = 4: 96) at a temperature of 525 ° C. and a pressure of 1 Torr. 2 The storage node contact is preferably formed with a flow rate of 1000: 100: 165sccm of SiH4, N2 and P-type doping source (PH 3 : SiH 4 = 1: 99) at a temperature of 525 ° C and a pressure of 1 Torr.

또한, 상기 열처리는 800℃의 온도와 N2의 가스 분위기에서 20초동안 고속으로 진행하는 것이 바람직하다. In addition, the heat treatment is preferably carried out at a high speed for 20 seconds in a temperature of 800 ℃ and a gas atmosphere of N 2 .

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 장치의 결함 제거방법이 적용된 반도체 장치의 제조공정 수순 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 셀 트랜지스터(2)를 제조한 후, BPSG(3)를 증착하고 패터닝하여 상기 셀 트랜지스터(2)를 노출시킨 후, 도핑된 폴리 실리콘을 증착하고 화학적 기계적 연마를 플러그(4)를 형성하는 단계(도 3a)와; 상기 구조의 상부전면에 절연막(5)을 증착하고, 비트라인(6) 및 층간절연막(7)을 형성한 후, 상기 셀 트랜지스터(2)의 양 측면에 각각 위치하는 플러그(4)를 노출시키는 단계(도 3b)와; 상기 노출된 플러그(4) 상에 고농도의 도핑 농도를 가지는 폴리 실리콘을 증착하여 하층 스토리지 노드 콘택(9)을 형성하고, 다시 상대적으로 저농도의 도핑 농도를 가지는 폴리 실리콘을 증착하여 상층 스토리지 노드 콘택(10)을 형성한 후, 열처리를 통해 상기 하부 커태시터 노드 콘택(9)에 도핑된 이온이 상기 플러그(4)로 확산되도록 하는 단계(도 3c)로 이루어진다.3A to 3C are cross-sectional views illustrating a process of fabricating a semiconductor device to which the defect elimination method of the semiconductor device according to the embodiment of the present invention is applied. As shown in FIG. 3A to 3C, the cell transistor 2 is manufactured on the substrate 1. Then depositing and patterning BPSG (3) to expose the cell transistor (2), followed by depositing doped polysilicon and forming a chemical mechanical polishing plug (FIG. 3A); After the insulating film 5 is deposited on the upper surface of the structure, the bit line 6 and the interlayer insulating film 7 are formed, the plugs 4 respectively positioned on both sides of the cell transistor 2 are exposed. Step (FIG. 3B); Depositing polysilicon having a high concentration of doping concentration on the exposed plug 4 to form a lower storage node contact 9, and again depositing polysilicon having a relatively low concentration of doping concentration to deposit an upper layer storage node contact ( 10), the step of allowing the doped ions to diffuse into the plug 4 through the heat treatment (Fig. 3c) through the heat treatment.

이하, 상기와 같은 본 발명에 따른 일실시예를 보다 상세히 설명한다.Hereinafter, an embodiment according to the present invention as described above will be described in more detail.

먼저, 도 3a에 도시한 바와 같이, 기판(1)의 상부에 소자 분리 영역과 활성 영역을 정의하고 셀 트랜지스터(2)를 제조한다.First, as shown in FIG. 3A, an isolation region and an active region are defined on the substrate 1 to manufacture a cell transistor 2.

그리고, 상기 셀 트랜지스터(2)가 형성된 기판(1) 전면에 산화막인 BPSG(3)를 증착한 다음, 액티브 영역 위에 형성되어 있는 BPSG(3)만을 선택식각하여 제거 한다.The BPSG 3, which is an oxide film, is deposited on the entire surface of the substrate 1 on which the cell transistor 2 is formed, and then only the BPSG 3 formed on the active region is selectively etched and removed.

그 다음, 상기 BPSG(3)에 의해 노출된 기판(1) 전면에 도핑된 폴리 실리콘(미도시함)을 증착하고, 그 폴리 실리콘을 화학적 기계적 연마를 통해 상기 셀 트랜지스터(2)의 게이트 상부가 노출되는 시점까지 평탄화하여, 각각 셀 트랜지스터(2)의 소스와 드레인과 전기적으로 연결되는 플러그(4)를 형성한다.Then, a doped polysilicon (not shown) is deposited on the entire surface of the substrate 1 exposed by the BPSG 3, and the polysilicon is deposited on the gate top of the cell transistor 2 by chemical mechanical polishing. Planarization is performed to the point of exposure, thereby forming a plug 4 electrically connected to the source and the drain of the cell transistor 2, respectively.

한편, 종래에는 연마 공정을 통해 손실된 상기 플러그(4)의 도핑 농도를 보상하기 위하여 이온을 주입하였으나, 본 발명에서는 이온 주입공정을 생략하여 종래 이온주입에 의하여 플러그의 상부 표면에 발생하던 결함의 발생을 방지할 수 있다.On the other hand, in the past, ions were implanted to compensate for the doping concentration of the plug 4 lost through the polishing process. However, in the present invention, the ion implantation process is omitted to eliminate defects generated on the upper surface of the plug by conventional ion implantation. It can prevent occurrence.

그 다음, 도 3b에 도시한 바와 같이, 상기 플러그(4)가 형성된 구조의 상부전면에 절연막(5)을 증착한 다음, 절연막(5)에 콘택홀을 형성하여 상기 활성 영역에 형성되어 있는 셀 트랜지스터(2)의 사이에 위치하는 플러그(4)의 상부를 노출시킨다.3B, an insulating film 5 is deposited on the upper surface of the structure in which the plug 4 is formed, and then a contact hole is formed in the insulating film 5 to form a cell formed in the active region. The upper portion of the plug 4 located between the transistors 2 is exposed.

그리고, 상기 노출된 플러그(4)가 형성된 구조의 상부전면에 도전물질을 증착하여 플러그(4)와 전기적으로 연결되는 비트라인(6)을 형성한다. 한편, 상기 노출된 플러그(4)와 비트라인(6) 사이에는 전기적으로 통하는 한층 또는 다층의 버퍼막이 위치하며, 이는 상기 플러그(4)의 상부를 노출하는 공정에서 발생한 접합면의 스트레스를 완화시키거나 스텝 커버리지를 향상시켜주는 역할을 한다.A conductive material is deposited on the upper surface of the structure in which the exposed plug 4 is formed to form a bit line 6 electrically connected to the plug 4. On the other hand, between the exposed plug 4 and the bit line 6 is an electrically communicating one or a multi-layer buffer film, which relieves the stress of the joint surface generated in the process of exposing the upper portion of the plug (4) Or improve step coverage.

그 다음, 상기 비트라인(6)이 형성된 결과물 상부에 층간절연막(7)을 증착한 다음, 층간절연막(7)과 그 하부에 위치하는 절연막(5)의 일부분을 선택적으로 식각 하여, 보다 상세하게는, 소자 분리 영역 위에 형성되어 있는 셀 트랜지스터(2)와 활성 영역 위에 형성되어 있는 셀 트랜지스터(2) 사이에 위치하는 플러그(4)를 노출하는 콘택홀(11)을 형성한다.Next, an interlayer insulating film 7 is deposited on the resultant on which the bit line 6 is formed, and then, the interlayer insulating film 7 and a portion of the insulating film 5 positioned below it are selectively etched, in more detail. Form a contact hole 11 exposing the plug 4 located between the cell transistor 2 formed over the element isolation region and the cell transistor 2 formed over the active region.

다음, 도 3c에 도시한 바와 같이, 먼저, 고농도의 도핑 농도를 가지는 폴리실리콘을 증착하여 상기 노출된 플러그(4) 상에 직접 접촉하는 하층 스토리지 노드 콘택(9)을 형성한다. 이때, 하층 스토리지 노드 콘택(9)은 525℃의 온도와 1Torr의 압력 분위기에서 N2와 P형 도핑 소스(PH3:SiH4=4:96)의 유량을 100:500sccm으로 하는 증착공정을 통해 약 100Å의 두께를 가지게 형성하는 것이 바람직하다.Next, as shown in FIG. 3C, first, polysilicon having a high concentration of doping concentration is deposited to form a lower storage node contact 9 in direct contact on the exposed plug 4. At this time, the lower storage node contact 9 is a deposition process in which the flow rate of the N 2 and P-type doping source (PH 3 : SiH 4 = 4: 96) is 100: 500 sccm at a temperature of 525 ° C. and a pressure of 1 Torr. It is desirable to have a thickness of about 100 mm 3.

그 다음, 상기 하층 스토리지 노드 콘택(9)의 상부에 상대적으로 저농도의 폴리 실리콘을 증착하여 상층 스토리지 노드 콘택(10)을 형성한다. 이때, 상층 스토리지 노드 콘택(10)은 525℃, 1Torr의 분위기에서 SiH4와 N2 및 P형 도핑 소스(PH3:SiH4=1:99)의 유량을 1000:100:165sccm으로 하는 증착공정을 통해 약 3000Å의 두께를 가지게 형성하는 것이 바람직하다.Next, a relatively low concentration of polysilicon is deposited on top of the lower storage node contact 9 to form an upper storage node contact 10. At this time, the upper storage node contact 10 is a deposition process in which the flow rate of SiH4, N2, and P-type doping source (PH 3 : SiH 4 = 1: 99) is set to 1000: 100: 165sccm in an atmosphere of 1 Torr at 525 ° C. It is desirable to have a thickness of about 3000 mm 3.

그 다음, 열처리를 통해 상기 고농도인 하층 스토리지 노드 콘택(9)에 도핑된 이온이 상기 플러그(4)로 확산되도록 한다.Then, heat treatment causes the ions doped in the high concentration of the lower storage node contacts 9 to diffuse into the plug 4.

이와 같은 열처리 공정의 조건은 800℃, N2 분위기에서 20초동안 고속 열처리를 수행한다.The conditions of such a heat treatment process is a high-speed heat treatment for 20 seconds at 800 ℃, N 2 atmosphere.

즉, 상기와 같이 본 발명은 화학적 기계적 연마에 의한 플러그의 도핑 농도 저하를 이온주입을 통해 보충하지 않고, 그 플러그의 상부에 접하는 층을 보다 고 농도로 증착하고, 열처리를 통해 도핑 이온의 확산을 통해 보충함으로써, 결함의 발생 없이 접촉 저항의 증가를 방지할 수 있다.That is, as described above, the present invention does not compensate for the decrease in the doping concentration of the plug by chemical mechanical polishing through ion implantation, and deposits a layer in contact with the upper portion of the plug at a higher concentration, and diffuses the doping ion through heat treatment. By replenishing through, it is possible to prevent an increase in contact resistance without occurrence of a defect.

이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.The present invention has been shown and described with reference to certain preferred embodiments, but the present invention is not limited to the above-described embodiments and has ordinary skill in the art to which the present invention pertains without departing from the concept of the present invention. Various changes and modifications are possible by the user.

상기한 바와 같이 본 발명은 화학적 기계적 연마를 통해 형성된 하층 패턴 상에 고농도의 상층 패턴을 증착하고, 확산을 통해 연마 공정에 의해 손실된 하층 패턴의 도핑 농도를 보충함으로써, 하층 패턴의 표면 결함없이 접촉저항의 증가를 방지하여 반도체 장치의 특성 열화를 방지함과 아울러 수율을 향상시키는 효과가 있다.As described above, the present invention deposits a high concentration of the upper layer pattern on the lower layer pattern formed through chemical mechanical polishing, and compensates the doping concentration of the lower layer pattern lost by the polishing process through diffusion, thereby contacting without surface defects of the lower layer pattern. By preventing the increase in resistance, it is possible to prevent the deterioration of characteristics of the semiconductor device and to improve the yield.

Claims (5)

특정한 형의 이온이 도핑된 플러그를 화학적 기계적 연마 공정을 통해 제조하는 단계와,Preparing a plug doped with a particular type of ion through a chemical mechanical polishing process, 상기 플러그가 형성된 결과물 전면에 절연막을 증착하는 단계와,Depositing an insulating film on the entire surface of the resultant product in which the plug is formed; 상기 절연막을 선택식각하여 상기 플러그의 상부면을 노출하는 콘택홀을 형성하는 단계와,Selectively etching the insulating layer to form a contact hole exposing an upper surface of the plug; 상기 콘택홀이 형성된 결과물 전체에 플러그에 도핑된 이온과 동일한 이온이 도핑된 폴리 실리콘을 이용하여 콘택홀을 매립하되, 고농도로 도핑된 제1 스토리지 노드 콘택와 이보다 낮은 농도로 도핑된 제2 스토리지 노드 콘택을 순차 형성하는 단계와,A contact hole is buried using polysilicon doped with the same ions as the ions doped in the plug over the entire resultant, wherein the first storage node contact is heavily doped and the second storage node contact is less doped. Forming a sequence, 상기 제1 스토리지 노드 콘택에 도핑된 이온이 플러그로 확산시키는 열처리 단계를 포함하는 반도체 장치의 결함 제거방법. And a heat treatment step of diffusing ions doped into the first storage node contact into a plug. 제1항에 있어서,The method of claim 1, 상기 제1 스토리지 노드 콘택과 상기 제2 스토리지 노드 콘택은 1 : 30의 두께비를 가지게 형성하는 반도체 장치의 결함 제거 방법. And the first storage node contact and the second storage node contact are formed to have a thickness ratio of 1:30. 제2항에 있어서,The method of claim 2, 상기 제1 스토리지 노드 콘택은 525℃의 온도와 1Torr의 압력 분위기에서 N2와 P형 도핑 소스(PH3:SiH4=4:96)의 유량을 100:500sccm으로 하여 형성하는 것을 특징으로 하는 반도체 장치의 결함 제거방법.The first storage node contact is formed using a flow rate of N 2 and a P-type doping source (PH 3 : SiH 4 = 4: 96) at a temperature of 525 ° C. and a pressure of 1 Torr of 100: 500 sccm. How to remove the fault of the device. 제2항에 있어서,The method of claim 2, 상기 제2 스토리지 노드 콘택은 525℃의 온도와 1Torr의 압력 분위기에서 SiH4와 N2 및 P형 도핑 소스(PH3:SiH4=1:99)의 유량을 1000:100:165sccm으로 하여 형성하는 것을 특징으로 하는 반도체 장치의 결함 제거 방법.The second storage node contact is formed using a flow rate of SiH 4 , N 2, and P-type doping source (PH 3 : SiH 4 = 1: 99) at a temperature of 525 ° C. and a pressure of 1 Torr as 1000: 100: 165 sccm. A defect removal method of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 열처리는 800℃의 온도와 N2의 가스 분위기에서 20초동안 고속으로 진행하는 것을 특징으로 하는 반도체 장치의 결함 제거 방법.And the heat treatment proceeds at a high speed for 20 seconds at a temperature of 800 ° C. and a gas atmosphere of N 2 .
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