KR100582425B1 - Via hall filling method for circuit board - Google Patents

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KR100582425B1 KR1020060004494A KR20060004494A KR100582425B1 KR 100582425 B1 KR100582425 B1 KR 100582425B1 KR 1020060004494 A KR1020060004494 A KR 1020060004494A KR 20060004494 A KR20060004494 A KR 20060004494A KR 100582425 B1 KR100582425 B1 KR 100582425B1
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엄태승
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Abstract

본 발명은 회로기판의 비어홀 필링방법에 관한 것으로서, 패키지용 회로기판을 위한 원판에 비어홀을 가공하는 단계와; 상기 비어홀을 포함하는 원판의 전체면에 무전해 화학동도금과 전해동도금을 행하여 화학적 도금층과 전기 도금층을 형성하는 단계와; 상기 전기 도금층을 포함하는 원판 상의 전체 표면으로 포토레지스트막을 형성하는 단계와; 상기 비어홀 주변의 포토레지스트막만을 제거할 수 있도록 선택적으로 마스크를 적층하는 단계와; 상기 비어홀측 부위를 노광 처리하여 포토레지스트막을 일부 제거함에 의해 비어홀이 개방되게 하는 단계와; 상기 포토레지스트막이 제거된 원판에 전해동도금을 행하여 비어홀 내에 동(Cu)이 채워진 동필링층을 형성하는 단계와; 상기 포토레지스트막을 제거하여 상기 전기 도금층이 노출되게 하는 단계와; 상기 전기 도금층을 포함하는 원판을 정면 처리하여 상기 동필링층의 돌출부위를 연마하고 각종 이물질을 제거하는 단계를 포함하는 구성을 그 기술적 구성상의 특징으로 한다.The present invention relates to a via hole filling method of a circuit board, comprising: processing a via hole in a disc for a package circuit board; Electrochemical copper plating and electrolytic copper plating on the entire surface of the disc including the via hole to form a chemical plating layer and an electroplating layer; Forming a photoresist film on the entire surface of the original plate including the electroplating layer; Selectively depositing a mask to remove only the photoresist film around the via hole; Exposing the via hole side portion to open the via hole by partially removing the photoresist film; Forming a copper filling layer filled with copper (Cu) in the via hole by performing electrolytic copper plating on the original plate from which the photoresist film has been removed; Removing the photoresist film to expose the electroplating layer; Characterized in the technical configuration of the configuration comprising the step of front-processing the disc including the electroplating layer to polish the protrusion of the copper peeling layer and to remove various foreign matter.

본 발명에 의하면, 동(Cu)의 오픈 구성에 의해 회로구성을 위한 에칭 작업시 에칭효율을 극대화할 수 있어 아주 우수한 에칭효과로 기존의 에칭 미비에 따른 쇼트불량 발생의 문제점을 개선할 수 있다.According to the present invention, the copper (Cu) open configuration can maximize the etching efficiency during the etching operation for the circuit configuration, it is possible to improve the problem of occurrence of short defects due to the conventional etching failure with a very excellent etching effect.

Description

회로기판의 비어홀 필링방법{VIA HALL FILLING METHOD FOR CIRCUIT BOARD}Via Hole Filling Method for Circuit Boards {VIA HALL FILLING METHOD FOR CIRCUIT BOARD}

도 1a 내지 도 1e는 종래기술에 따른 회로기판의 비어홀 필링방법의 공정순서를 보인 단면도.1A to 1E are cross-sectional views illustrating a process sequence of a via hole filling method of a circuit board according to the prior art.

도 2a 내지 도 2h는 본 발명에 따른 회로기판의 비어홀 필링방법의 공정순서를 보인 단면도.2A to 2H are sectional views showing a process sequence of a via hole filling method of a circuit board according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11: 원판 12: 비어홀11: disc 12: beer hall

13: 화학적 도금층 14: 전기 도금층13: chemical plating layer 14: electroplating layer

15: 포토레지스트막 16: 마스크15: photoresist film 16: mask

17: 동필링층17: copper peeling layer

본 발명은 패키지용 회로기판의 제조에 관한 것으로서, 더욱 상세하게는 회로기판의 비어홀 내 필링방법을 개선함으로써 기존에 회로구성을 위한 에칭시 발생하던 불량의 문제점을 개선하여 제품의 품질을 향상시킬 수 있도록 한 회로기판의 비어홀 필링방법에 관한 것이다.The present invention relates to the manufacture of a package circuit board, and more particularly, by improving the filling method of the via hole in the circuit board, it is possible to improve the quality of the product by improving the problem of defects that occurred during the etching for the conventional circuit configuration The present invention relates to a via hole filling method of a circuit board.

산업기술의 발달에 따라 특히 반도체산업의 성장에 의해 각종 전자제품들은 소형화 및 슬림화되어가고 있는데, 이는 칩을 직접 회로기판에 실장할 수 있는 기술의 발달에 의한 것으로 응용 패키지용 기판이 활용되고 있다.With the development of industrial technology, various electronic products have been miniaturized and slimmed down by the growth of the semiconductor industry. This is due to the development of a technology that can mount a chip directly on a circuit board.

상기 응용 패키지용 기판으로는 프린트 배선기판의 뒷면에 구형의 납땜을 어레이 상으로 줄지어 배열해 리드를 대신하게 한 표면실장형 패키지인 BGA(Ball Grid Array)방식의 BGA기판이 현재 가장 많이 사용되고 있으며, BGA기판은 칩과 주기판(mother board)을 연결하는 역할을 한다.The BGA (Ball Grid Array) type BGA substrate, which is a surface mount package that replaces the lead by arranging the spherical solder on the back of the printed wiring board in an array, is currently used as the substrate for the application package. The BGA board serves to connect the chip and the mother board.

이러한 패키지용 기판은 칩의 표면실장(SMT)을 위하여 기판 상에 납액 또는 납볼을 도포 또는 배열되게 하는 스퀴지 작업시 기판에 형성된 비어홀로 납액이 흘러들어가는 것을 방지하도록 비어홀 내를 필링(filling)하여 사용하여야 하는 특성을 지니는데, 이는 스퀴지시 납액이 비어홀로 흘러들어가서 납량이 부족하게 됨에 의해 냉땜이나 냉납의 불량이 발생되는 문제점을 해결하기 위한 것이다.Such a package substrate is used by filling the inside of the via hole to prevent the flow of the lead solution into the via hole formed in the substrate during the squeegee operation in which the lead liquid or the lead ball is applied or arranged on the substrate for the surface mount (SMT) of the chip. This is to solve the problem that the squeegee lead liquid flows into the via hole and the defect of the cold solder or cold solder is caused by the insufficient amount of lead.

종래의 패키지용 기판을 위한 비어홀 필링방법에 의하면, 도 1a 내지 도 1e 에 나타낸 바와 같이, 원판(1)에 CNC 드릴가공을 통해 비어홀(2)을 가공하는 단계와, 상기 비어홀(2)이 가공된 원판(1)에 무전해 화학동도금과 전해동도금을 행하여 원판(1)의 표면 및 비어홀(2)의 측벽으로 화학적 도금층(3) 및 전기 도금층(4)을 형성하는 단계와, 상기 원판(1)의 비어홀(2) 상에 감광성 잉크를 인쇄하여 비어홀(2) 내부에 감광성 잉크(5)를 채워주는 단계와, 상기 비어홀(2) 내에 감광성 잉크(5)를 필링한 후 세라믹 정면 처리하여 감광성 잉크(5)를 연마하는 단계와, 상기 정면 처리된 원판(1)에 전해동도금을 행하여 표면에 전기 도금층(6)을 다시 형성하는 단계를 포함하여 이루어진다.According to a conventional via hole filling method for a substrate for a package, as shown in FIGS. 1A to 1E, the via hole 2 is machined into the original plate 1 through CNC drilling, and the via hole 2 is processed. Electrochemical copper plating and electrolytic copper plating on the prepared original plate 1 to form a chemical plating layer 3 and an electroplating layer 4 on the surface of the original plate 1 and the sidewalls of the via holes 2, and the original plate 1 A photosensitive ink is printed on the via hole 2 of the via hole 2 to fill the photosensitive ink 5 inside the via hole 2, and after filling the photosensitive ink 5 in the via hole 2, the front of the ceramic is treated. Polishing the ink 5, and electroplating the electroplated master plate 1 to form the electroplating layer 6 again on the surface thereof.

그리고, 상기 전기 도금층(6)이 형성된 원판(1)에 통상의 포토리소그래피공정에 의해 원하는 회로를 구성되게 하는 후속공정을 행하여 비어홀(2)이 채워진 회로기판을 완성되게 하며, 이러한 구성을 통해 칩을 실장하기 위한 스퀴지 작업시 발생될 수 있는 냉땜이나 냉납의 문제점을 해결하고 있다.Subsequently, a subsequent process of forming a desired circuit on the original plate 1 on which the electroplating layer 6 is formed is performed by a general photolithography process to complete a circuit board filled with the via hole 2, and through this configuration, the chip Solving the problem of cold soldering or cold solder that may occur during the squeegee operation to mount the.

그런데, 상술한 종래의 기술에 의하면, 비어홀(2)의 내부를 감광성 잉크(4)로 채움에 의해 잉크(4)와 접하여 밀착 형성되는 즉, 잉크의 하부막질을 형성하게 되는 동도금층(5)이 회로 구성을 위한 후속공정의 에칭 작업시 유제인 잉크(4)로 인하여 에칭액에 의해 쉽게 에칭되지 않음으로써 쇼트(short) 불량이 발생되는 문제점이 있었으며, 이에 따라 제품의 품질 저하는 물론 제품 신뢰성까지 저하되는 문제점이 있었다.By the way, according to the conventional technique described above, the copper plating layer 5 which is formed in close contact with the ink 4 by filling the inside of the via hole 2 with the photosensitive ink 4, that is, forms the lower film quality of the ink. In the subsequent etching process for this circuit configuration, there is a problem that short defects occur because the ink 4, which is an emulsion, is not easily etched by the etchant, thereby degrading product quality and lowering product reliability. There was a problem.

본 발명은 상술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 그 목적으로 하는 바는 회로기판의 비어홀측 필링방법을 개선함에 의해 회로구성을 위한 후속공정의 에칭시 에칭의 미비에 따른 불량발생을 없앨 수 있도록 함으로써 기존의 쇼트불량 발생에 대한 문제점을 개선할 수 있도록 하며 전반적으로 제품의 품질을 향상시킴은 물론 제품 신뢰성을 제고할 수 있도록 하는 회로기판의 비어홀 필링방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to improve the via hole side filling method of a circuit board, thereby preventing defects due to insufficient etching during etching of a subsequent process for circuit construction. The present invention provides a via hole filling method for circuit boards that can improve problems of existing short defects and improve overall product quality as well as improve product reliability.

상술한 목적을 달성하기 위한 본 발명은 패키지용 회로기판의 비어홀 필링방법에 있어서, 상기 패키지용 회로기판을 위한 원판에 비어홀을 가공하는 단계와; 상기 비어홀을 포함하는 원판의 전체면에 무전해 화학동도금과 전해동도금을 행하여 화학적 도금층과 전기 도금층을 형성하는 단계와; 상기 전기 도금층을 포함하는 원판 상의 전체 표면으로 포토레지스트막을 형성하는 단계와; 상기 비어홀 주변의 포토레지스트막만을 제거할 수 있도록 선택적으로 마스크를 적층하는 단계와; 상기 비어홀측 부위를 노광 처리하여 포토레지스트막을 일부 제거함에 의해 비어홀이 개방되게 하는 단계와; 상기 포토레지스트막이 제거된 원판에 전해동도금을 행하여 비어홀 내에 동(Cu)이 채워진 동필링층을 형성하는 단계와; 상기 포토레지스트막을 제거하여 상기 전기 도금층이 노출되게 하는 단계와; 상기 전기 도금층을 포함하는 원판을 정면 처리하여 상기 동필링층의 돌출부위를 연마하고 각종 이물질을 제거하는 단계를 포함하는 구성에 의해 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a via hole filling method for a package circuit board, the method comprising: processing a via hole in a disc for the package circuit board; Electrochemical copper plating and electrolytic copper plating on the entire surface of the disc including the via hole to form a chemical plating layer and an electroplating layer; Forming a photoresist film on the entire surface of the original plate including the electroplating layer; Selectively depositing a mask to remove only the photoresist film around the via hole; Exposing the via hole side portion to open the via hole by partially removing the photoresist film; Forming a copper filling layer filled with copper (Cu) in the via hole by performing electrolytic copper plating on the original plate from which the photoresist film has been removed; Removing the photoresist film to expose the electroplating layer; It characterized in that it is made by a configuration comprising the step of front-processing the disc including the electroplating layer to polish the protrusion of the copper peeling layer and remove various foreign matter.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 더욱 구체적으로 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명에 따른 회로기판의 비어홀 필링방법의 공정순서를 보인 단면도이다.2A to 2H are cross-sectional views illustrating a process sequence of a via hole filling method of a circuit board according to the present invention.

먼저, 일정 크기로 재단된 원판(11)에 CNC 드릴을 사용하여 상부 도전층과 하부 도전층의 전기적인 연결을 위한 용도의 비어홀(12)을 도 2a에 나타낸 바와 같이, 원판(11) 상의 원하는 부분으로 가공되게 한다. 이때, 원판(11)은 통상의 패기지용 기판으로 사용되는 경성 또는 연성의 기판 또는 가공시트의 구성으로 이루어진다.First, a via hole 12 for use in electrical connection between an upper conductive layer and a lower conductive layer by using a CNC drill on a disc 11 cut to a certain size, as shown in FIG. 2A, is desired on the disc 11. To be processed into parts. At this time, the original plate 11 is made of a configuration of a rigid or flexible substrate or processing sheet used as a conventional wafer substrate.

상기 비어홀(12)을 포함하는 원판(11)의 전체면에 무전해 화학동도금과 전해동도금을 연속적으로 행하여 도 2b에 나타낸 바와 같이, 원판(11)의 표면 및 비어홀(12)의 측벽으로 화학적 도금층(13)과 전기 도금층(14)을 형성되게 한다. 이때, 상기 화학적 동도금은 원판(11) 및 비어홀(12)에 기초 도금층을 형성되게 하며 이를 통해 전해도금시에 동(Cu)의 용이한 전착을 가능하게 함으로써 전기 도금층(14)의 안정된 형성을 가능하게 한다.The electroless chemical copper plating and the electrolytic copper plating are successively performed on the entire surface of the disc 11 including the via holes 12, and as shown in FIG. 2B, the chemical plating layer is formed on the surface of the disc 11 and the sidewalls of the via holes 12. 13 and the electroplating layer 14 to be formed. In this case, the chemical copper plating allows the base plate layer and the via hole 12 to form a base plating layer, thereby enabling easy electrodeposition of copper (Cu) during electroplating, thereby enabling stable formation of the electroplating layer 14. Let's do it.

이어서, 도 2c에 나타낸 바와 같이, 원판(11)의 표면상에 보다 상세하게는 전기 도금층(14) 상으로 포토레지스트막(15)을 형성되게 한다. 여기서, 포토레지스트막(15)은 드라이필름을 적층하여 구성되게 하는데, 이때에는 회로구성을 위한 포토리소그래피용이 아니라 비어홀(12) 내에 동(Cu)을 필링하기 위한 용도로 사용되 는 것이다.Next, as shown in FIG. 2C, the photoresist film 15 is formed on the surface of the original plate 11 in more detail on the electroplating layer 14. In this case, the photoresist film 15 is formed by stacking dry films. In this case, the photoresist film 15 is used for filling copper (Cu) in the via hole 12, not for photolithography for circuit configuration.

상기 포토레지스트막(15)의 표면상으로, 즉 도 2d에 나타낸 바와 같이 비어홀(12) 주변을 제외한 포토레지스트막(15)의 표면상에 마스크(16)를 선택적으로 적층한 후, 비어홀(12)측을 노광하여 도 2e에 나타낸 바와 같이 비어홀(12)측 부위의 포토레지스트막(15)을 일부 제거함으로써 비어홀(12)이 개방되도록 한다. 이러한 공정은 상기 포토레지스트막(15)의 형성공정과 함께 후술되는 비어홀(12)측 동(Cu) 필링공정을 위한 전처리공정이다. 이때, 마스크(16)는 노광처리를 위한 도구로 노광처리 후 바로 제거된다.After selectively stacking the mask 16 on the surface of the photoresist film 15, that is, on the surface of the photoresist film 15 except around the via hole 12, as shown in FIG. 2D, the via hole 12 The via hole is exposed to remove the photoresist film 15 in the via hole 12 side portion as shown in FIG. 2E so that the via hole 12 is opened. This process is a pretreatment process for the copper (Cu) filling process to be described later along with the process of forming the photoresist film 15. At this time, the mask 16 is removed immediately after the exposure treatment as a tool for the exposure treatment.

이어서, 전해동도금을 다시 행하여 도 2f에 나타낸 바와 같이 개방된 비어홀(12)의 내부 및 상기 포토레지스트막(15)의 제거된 부분까지 동도금이 이루어지게 함으로써 표면상까지 돌출되는 동(Cu)필링층(17)을 형성되게 한다. 이때, 동필링층(17)은 전해도금의 전기분해특성에 의해 비전해성을 갖는 포토레지스트(15)의 표면상으로 형성되지 않으며 이러한 특성에 의해 도 2f에서와 같이 아령형상의 단면을 갖게 되는 것이다.Subsequently, electrolytic copper plating is performed again, and copper (Pu) peeling layer protruding onto the surface is made by copper plating to the inside of the opened via hole 12 and the removed portion of the photoresist film 15 as shown in FIG. 2F. (17) to be formed. At this time, the copper peeling layer 17 is not formed on the surface of the non-electrolytic photoresist 15 due to the electrolytic properties of the electroplating, and due to this characteristic will have a dumbbell-shaped cross section as shown in Figure 2f .

이어서, 비어홀(12)을 필링한 후에는 도 2g에 나타낸 바와 같이 남아있는 포토레지스트막(15)을 완전 제거토록 하여 전기 도금층(14)이 노출되게 하고, 그 다음에 전기 도금층(14)을 포함하는 원판(1)을 세라믹 정면 처리하여 비어홀(12)의 외측으로 돌출 형성된 동필링층(17)을 연마함으로써 도 2h에 나타낸 바와 같이 최외곽을 형성하는 전기 도금층(14)의 표면과 수평 배열되게 하여 전체 면이 고르게 형성되게 함과 더불어 각종 이물질이 제거되도록 표면 처리한다.Subsequently, after filling the via hole 12, the remaining photoresist film 15 is completely removed as shown in FIG. 2G to expose the electroplating layer 14, and then the electroplating layer 14 is included. The front plate 1 is ceramic-fronted to polish the copper peeling layer 17 protruding outwardly of the via hole 12 so as to be horizontally aligned with the surface of the electroplating layer 14 forming the outermost portion as shown in FIG. 2H. The entire surface is formed evenly and the surface is treated to remove various foreign matters.

그리고, 도 2h에 나타낸 바와 같은 구성이 이루어지면, 통상의 포토리소그래피공정에 의해 원하는 회로를 구성하여 비어홀(12)이 채워진 회로기판(패키지용 기판)을 완성되게 한다.When the configuration as shown in Fig. 2H is made, a desired circuit is formed by a normal photolithography process to complete a circuit board (package substrate) filled with the via hole 12.

상술한 바와 같은 이러한 본 발명의 비어홀 필링방법에 의하면, 인쇄회로기판의 제작시 기존에서와는 다르게 전기 도금층(14)을 오픈시킨 상태에서 포토리소그래피공정에 의해 회로구성을 위한 작업을 수행되게 하므로 에칭작업 수행시 에칭하고자 하는 부위의 전기 도금층(14)을 용이하게 에칭 처리할 수 있어 에칭에 따른 불량발생을 제거할 수 있게 되며, 이에 의해 기존의 잉크 필링에 의한 에칭시 발생하던 쇼트불량의 문제점을 효과적으로 개선할 수 있게 된다.According to the via hole filling method of the present invention as described above, unlike the conventional manufacturing process of the printed circuit board, the etching operation is performed because the operation for the circuit configuration is performed by the photolithography process with the electroplating layer 14 open. The electroplating layer 14 of the portion to be etched at the time can be easily etched to remove defects caused by etching, thereby effectively improving the problem of short defects generated during etching by conventional ink filling. You can do it.

또한, 회로기판에 칩의 실장을 위한 스퀴즈시 비어홀(12) 내에 동(Cu)이 필링되어 있음에 의해 SMT공정의 진행시 납액이 비어홀로 흘러들어가는 것을 방지할 수 있어 스퀴즈되는 납량의 부족으로 인한 냉땜이나 냉납의 불량발생을 사전 제거할 수 있게 한다.In addition, since copper (Cu) is filled in the via hole 12 when the chip is mounted on the circuit board, it is possible to prevent lead from flowing into the via hole during the SMT process. It is possible to eliminate defects of cold solder or cold solder in advance.

따라서, 본 발명은 전자제품의 소형화 및 슬림화를 위한 패키지용 인쇄회로기판을 제작함에 있어 전반적으로 제품의 품질을 향상시킬 수 있게 할 뿐만 아니라 제품 신뢰성을 제고할 수 있는 유용함을 제공한다.Therefore, the present invention not only improves the quality of a product but also improves product reliability in manufacturing a printed circuit board for packaging for miniaturization and slimming of electronic products.

이상에서 설명한 바와 같이 본 발명에 따른 회로기판의 비어홀 필링방법에 의하면, 비어홀에 동(Cu)을 채워줌에 의해 칩의 표면실장을 위한 SMT공정시에 냉땜 이나 냉납의 불량발생을 제거할 수 있고, 동(Cu)의 오픈 구성에 의해 회로구성을 위한 에칭 작업시 에칭효율을 극대화할 수 있어 아주 우수한 에칭효과로 기존의 에칭 미비에 따른 쇼트불량 발생의 문제점을 개선할 수 있으며, 전반적으로 제품의 품질을 향상시킬 수 있을 뿐만 아니라 제품의 신뢰성을 제고할 수 있는 유용함이 있다.As described above, according to the via hole filling method of the circuit board according to the present invention, by filling copper into the via hole, defects of cold soldering or cold soldering can be eliminated during the SMT process for surface mounting of the chip. With the open configuration of copper, the etching efficiency can be maximized during the etching process for the circuit configuration, and it is possible to improve the problem of short defects caused by the lack of existing etching with the excellent etching effect. Not only can the quality be improved, but also the reliability of the product can be improved.

Claims (1)

패키지용 회로기판의 비어홀 필링방법에 있어서,In the via hole filling method of a circuit board for a package, 상기 패키지용 회로기판을 위한 원판에 비어홀을 가공하는 단계와;Machining a via hole in a disc for the package circuit board; 상기 비어홀을 포함하는 원판의 전체면에 무전해 화학동도금과 전해동도금을 행하여 화학적 도금층과 전기 도금층을 형성하는 단계와;Electrochemical copper plating and electrolytic copper plating on the entire surface of the disc including the via hole to form a chemical plating layer and an electroplating layer; 상기 전기 도금층을 포함하는 원판 상의 전체 표면으로 포토레지스트막을 형성하는 단계와;Forming a photoresist film on the entire surface of the original plate including the electroplating layer; 상기 비어홀 주변의 포토레지스트막만을 제거할 수 있도록 선택적으로 마스크를 적층하는 단계와;Selectively depositing a mask to remove only the photoresist film around the via hole; 상기 비어홀측 부위를 노광 처리하여 포토레지스트막을 일부 제거함에 의해 비어홀이 개방되게 하는 단계와;Exposing the via hole side portion to open the via hole by partially removing the photoresist film; 상기 포토레지스트막이 일부 제거된 원판에 전해동도금을 행하여 비어홀 내에 동(Cu)이 채워진 동필링층을 형성하는 단계와;Forming a copper filling layer filled with copper (Cu) in the via hole by performing electrolytic copper plating on a plate where the photoresist film is partially removed; 상기 포토레지스트막을 제거하여 상기 전기 도금층이 노출되게 하는 단계와;Removing the photoresist film to expose the electroplating layer; 상기 전기 도금층을 포함하는 원판을 정면 처리하여 상기 동필링층의 돌출부위를 연마하고 각종 이물질을 제거하는 단계를 포함하는 것을 특징으로 하는 회로기판의 비어홀 필링방법.And processing the disc including the electroplating layer in front to polish the protruding portion of the copper peeling layer and removing various foreign substances.
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